硅在平衡状态下各个晶面的表面能

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1、1 acctEnergyTheory 16Theory 17(111)L231.411.405(100)1.36IJ41.488(3H)L3K1.378p L48(HO)1 43L573I 721表2.1矽中不同晶格面的表面能。硅在平衡状态下各个晶面的表面能硅片界面态和固定电荷按(111)(110)(100顺序降低。因此，金属氧化物半导体(MOS)等表 面器件采用(100)硅片而不采用(111)硅片。腐蚀速率随悬挂键密度增加而增大，硅片腐蚀速 率按100110111顺序减少，利用各向异性腐蚀通过SiO2掩膜在(100)硅片上开出 VR勾槽。100面的界面态密度最低，可用于MOSFET ； 11

2、1面虽然缺陷最高，但是原子密度最高， 也更容易生长，适合 bipolar。 mosfet 工作电流为表面多子漂移电流，所以与载流子的表面 迁移率有关，100的界面态密度最低，其表面迁移率最高，使得MOSFET可以有高的工作电 流，BJT为少子体扩散电流，与表面迁移率关系不大，111容易生长，所以用100晶向。混杂晶向晶片对提高产品性能的作用 现在的晶片大部分是在100;单晶硅平面上进行加工的，排列方向为110;。实验证明，改 变晶体管通道晶向100可以使 PMOS 的空洞迁移率提高15%，其效果与应变硅器件的效 果类似。晶向重排可以通过改变PMOS晶体管排版设计(layout)或者是在标准10

3、0晶体 表面进行通道方向重新排列完成。将晶片表面的晶向从100改成110可以使PMOS的空洞迁移率提高2倍；不幸的是， 它同时会使NMOS的电子迁移率降低2倍。为了解决这一矛盾，我们可以将具有不同晶向 的晶片进行粘接、分离、光刻、刻蚀、选择性外延等一系列工艺处理，得到同时具有110 和100面单晶硅的混杂衬底。具有不同晶向的混杂衬底最早是由IBM 公司在2003年International Electron Devices Meeting上提出的，报告显示将其应用于90nm CMOS，性能可以提高4065%。他们还在去 年12月的会议上发表了其它相关内容0Toshiba公司和东京大学的研究人员

4、则提出了通过改 变通道晶向和应力控制优化45nm器件迁移率的办法。IBM的混杂晶向排列技术(简称HOT)中，研究人员在传统CMOS器件加工之前对衬 底进行了层转化工艺、沟道刻蚀、外延重长以及CMP等加工处理。首先，他们将H2通过 离子注入打进表面氧化后的110单晶硅衬底上(或者反过来用100单晶硅作为衬底)；然 后，将该晶片倒扣，粘接到k100晶向的晶片上；接着，通过热处理将经过H离子注入的晶 片进行分离并加强与100晶向晶片的粘接。由于活化能不同， 110晶片需要更高的分离 温度。最后，将表面SOI层抛光后削薄到所需厚度(50nm)。HOT工艺还需要通过额外的一步光刻和刻蚀工艺吃穿部分区域的

5、SOI氧化层，露出下 面那片100晶向的晶片表面。在交界区形成spacer之后，通过RTCVD技术对晶片进行外 延处理。外延形成的单晶硅具有和衬底（底层晶片）一样的晶向排列。为了避免选择性外延 可能形成的一些缺陷，还要对外延单晶硅进行CMP和刻蚀处理，使其表面与SOI表面持平 （如下图所示）。SOI （上）和应力SOI （右）结构是通过层转换技术在混合晶向衬底上形成的（资料来源： IBM）显然，制作混杂晶向衬底时有两种选择：用于粘接的晶片和外延层可以选择100或者 110晶向。选用100晶向时，我们可以采用成熟的100单晶硅外延技术和较低的分离温 度；选用110晶向时则需要开发110层转换和晶

6、片粘接技术，此时 SOI 区域得到的是 NMOS, 110外延层上得到的则是PMOS。在性能方面，这样的混杂衬底显然具有一定的 优势，但是为了形成这样的混杂结构我们必须进行110单晶硅的选择性外延，该工艺可能 非常困难。Toshiba的研究工作中，在100晶面CMOS器件上，研究人员对增加伸展方向的局部 应力对100通道迁移率的改善作用进行研究。实验和理论结果均证实 NMOS 和 PMOS 的 漏极电流分别可以提高20%和10%。他们还声称该方法很可能可以实现，用于45nm工艺器 件的制造的实际生产。单晶硅晶向和应变硅对迁移率的影响原因相当复杂，可能与价态和导态的形态和数量相 关。东京大学的研究人员认为，载流子重新排布和能级结构形变机理可以较好地解释迁移率 提高和应力之间的关系。