计算机组成原理课后习题及的答案唐朔飞ppt课件

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1、第一章第一章 计算机系统概论计算机系统概论 1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P3 计算机系统：由计算机硬件系统和软件系统组成的综合体。计算机硬件：指计算机中的电子线路和物理安装。计算机软件：计算机运转所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。5.冯诺依曼计算机的特点是什么？解：冯诺依曼计算机的特点是：P8 计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同同等位置存放于存储器内，并可以按地址访问；指令和数据均用二进制表示；指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用

2、来表示操作数在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行；机器以运算器为中心原始冯诺依曼机。7.解释以下概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：P9-10 主机：是计算机硬件的主体部分，由CPU和主存储器MM合成为主机。CPU：中央处置器，是计算机硬件的中心部件，由运算器和控制器组成；早期的运算器和控制器不在同一芯片上，如今的CPU内除含有运算器和控制器外还集成了CACHE。主存：计算机中存放正在运转的程序和数据的存储器，为计算机的主要任务存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。存储

3、单元：可存放一个机器字并具有特定存储地址的存储单位。存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。存储字：一个存储单元所存二进制代码的逻辑单位。存储字长：一个存储单元所存二进制代码的位数。存储容量：存储器中可存二进制代码的总量；通常主、辅存容量分开描画。机器字长：指CPU一次能处置的二进制数据的位数，通常与CPU的存放器位数有关。指令字长：一条指令的二进制代码位数。8.解释以下英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的回答应分英文全称、中文名、功能

4、三部分。CPU：Central Processing Unit，中央处置机器，是计算机硬件的中心部件，主要由运算器和控制器组成。PC：Program Counter，程序计数器，其功能是存放当前欲执行指令的地址，并可自动计数构成下一条指令地址。IR：Instruction Register，指令存放器，其功能是存放当前正在执行的指令。CU：Control Unit，控制单元部件，为控制器的中心部件，其功能是产生微操作命令序列。ALU：Arithmetic Logic Unit，算术逻辑运算单元，为运算器的中心部件，其功能是进展算术、逻辑运算。ACC：Accumulator，累加器，是运算器中既

5、能存放运算前的操作数，又能存放运算结果的存放器。MQ：Multiplier-Quotient Register，乘商存放器，乘法运算时存放乘数、除法时存放商的存放器。X：此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数存放器，即运算器中任务存放器之一，用来存放操作数；MAR：Memory Address Register，存储器地址存放器，在主存中用来存放欲访问的存储单元的地址。MDR：Memory Data Register，存储器数据缓冲存放器，在主存中用来存放从某单元读出、或要写入某存储单元的数据。I/O：Input/Output equipment，输入/输出设备，为输入设

6、备和输出设备的总称，用于计算机内部和外界信息的转换与传送。MIPS：Million Instruction Per Second，每秒执行百万条指令数，为计算机运算速度目的的一种计量单位。9.画出主机框图，分别以存数指令“STA M和加法指令“ADD MM均为主存地址为例，在图中按序标出完成该指令包括取指令阶段的信息流程如。假设主存容量为256M*32位，在指令字长、存储字长、机器字长相等的条件下，指出图中各存放器的位数。解：主机框图如P13图1.11所示。1STA M指令：PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR)MAR，ACCMDR，MARMM，WR2A

7、DD M指令：PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR)MAR，RD，MMMDR，MDRX，ADD，ALUACC，ACCMDR，WR假设主存容量256M*32位，在指令字长、存储字长、机器字长相等的条件下，ACC、X、IR、MDR存放器均为32位，PC和MAR存放器均为28位。10.指令和数据都存于存储器中，计算机如何区分它们？解：计算机区分指令和数据有以下2种方法：经过不同的时间段来区分指令和数据，即在取指令阶段或取指微程序取出的为指令，在执行指令阶段或相应微程序取出的即为数据。经过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存

8、储单元地址的取出的是操作数 第二章第二章 计算机的开展与运用计算机的开展与运用 1.通常计算机的更新换代以什么为根据？答：P22 主要以组成计算机根本电路的元器件为根据，如电子管、晶体管、集成电路等。2.举例阐明公用计算机和通用计算机的区别。答：按照计算机的效率、速度、价钱和运转的经济性和适用性可以将计算机划分为通用计算机和公用计算机。通用计算机顺应性强，但牺牲了效率、速度和经济性，而公用计算机是最有效、最经济和最快的计算机，但顺应性很差。例如个人电脑和计算器。3.什么是摩尔定律？该定律能否永远生效？为什么？答：P23，否，P36系系 统统 总总 线线 1.什么是总线？总线传输有何什么是总线？

9、总线传输有何特点？为了减轻总线的负载，总线上特点？为了减轻总线的负载，总线上的部件都应具备什么特点？的部件都应具备什么特点？解：总线是多个部件共享的传解：总线是多个部件共享的传输部件；输部件；总线传输的特点是：某一时辰总线传输的特点是：某一时辰只能有一路信息在总线上传输，即分只能有一路信息在总线上传输，即分时运用；时运用；为了减轻总线负载，总线上的为了减轻总线负载，总线上的部件应经过三态驱动缓冲电路与总线部件应经过三态驱动缓冲电路与总线连通。连通。4.为什么要设置总线判优控制？常见为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？的集中式总线控制有几种？各有何特点？哪种方式呼应

10、时间最快？哪种方式对电路哪种方式呼应时间最快？哪种方式对电路缺点最敏感？缺点最敏感？解：总线判优控制处理多个部件同时解：总线判优控制处理多个部件同时恳求总线时的运用权分配问题；恳求总线时的运用权分配问题；常见的集中式总线控制有三种：常见的集中式总线控制有三种：链式查询、计数器查询、独立恳求；链式查询、计数器查询、独立恳求；特点：链式查询方式连线简单，易于特点：链式查询方式连线简单，易于扩展，对电路缺点最敏感；计数器查询方扩展，对电路缺点最敏感；计数器查询方式优先级设置较灵敏，对缺点不敏感，连式优先级设置较灵敏，对缺点不敏感，连线及控制过程较复杂；独立恳求方式判优线及控制过程较复杂；独立恳求方式

11、判优速度最快，但硬件器件用量大，连线多，速度最快，但硬件器件用量大，连线多，本钱较高。本钱较高。5.解释概念：总线宽度、总线带宽、解释概念：总线宽度、总线带宽、总线复用、总线的主设备或主模块、总总线复用、总线的主设备或主模块、总线的从设备或从模块、总线的传输周期、线的从设备或从模块、总线的传输周期、总线的通讯控制。总线的通讯控制。解：解：总线宽度总线宽度指数据总线的位根数，指数据总线的位根数，用用bit位作单位。位作单位。总线带宽总线带宽指总线在单位时间内可以指总线在单位时间内可以传输的数据总量，相当于总线的数据传输率，传输的数据总量，相当于总线的数据传输率，等于总线任务频率与总线宽度字节数的

12、等于总线任务频率与总线宽度字节数的乘积。乘积。总线复用总线复用指两种不同性质且不同时指两种不同性质且不同时出现的信号分时运用同一组总线，称为总线出现的信号分时运用同一组总线，称为总线的的“多路分时复用。多路分时复用。总线的主设备主模块总线的主设备主模块指一次总线传输期间，拥有总线指一次总线传输期间，拥有总线控制权的设备模块；控制权的设备模块；总线的从设备从模块总线的从设备从模块指一次总线传输期间，配合主设指一次总线传输期间，配合主设备完成传输的设备模块，它只备完成传输的设备模块，它只能被动接受主设备发来的命令；能被动接受主设备发来的命令；总线的传输周期总线的传输周期总线完总线完成一次完好而可靠

13、的传输所需时间；成一次完好而可靠的传输所需时间；总线的通讯控制总线的通讯控制指总线指总线传送过程中双方的时间配合方式。传送过程中双方的时间配合方式。6.试比较同步通讯和异步通讯。试比较同步通讯和异步通讯。解：解：同步通讯同步通讯由一致时钟控制的由一致时钟控制的通讯，控制方式简单，灵敏性差，当通讯，控制方式简单，灵敏性差，当系统中各部件任务速度差别较大时，系统中各部件任务速度差别较大时，总线任务效率明显下降。适宜于速度总线任务效率明显下降。适宜于速度差别不大的场所；差别不大的场所；异步通讯异步通讯不由一致时钟控制不由一致时钟控制的通讯，部件间采用应对方式进展联的通讯，部件间采用应对方式进展联络，

14、控制方式较同步复杂，灵敏性高，络，控制方式较同步复杂，灵敏性高，当系统中各部件任务速度差别较大时，当系统中各部件任务速度差别较大时，有利于提高总线任务效率。有利于提高总线任务效率。8.为什么说半同步通讯为什么说半同步通讯同时保管了同步通讯和异步同时保管了同步通讯和异步通讯的特点？通讯的特点？解：解：半同步通讯既能像同步半同步通讯既能像同步通讯那样由一致时钟控制，通讯那样由一致时钟控制，又能像异步通讯那样允许传又能像异步通讯那样允许传输时间不一致，因此任务效输时间不一致，因此任务效率介于两者之间。率介于两者之间。10.什么是总线规范？为什么什么是总线规范？为什么要设置总线规范？目前流行的总线规要

15、设置总线规范？目前流行的总线规范有哪些？什么是即插即用？哪些总范有哪些？什么是即插即用？哪些总线有这一特点？线有这一特点？解：解：总线规范总线规范可了解为系统与可了解为系统与模块、模块与模块之间的互连的规范模块、模块与模块之间的互连的规范界面。界面。总线规范的设置主要处理不同总线规范的设置主要处理不同厂家各类模块化产品的兼容问题；厂家各类模块化产品的兼容问题；目前流行的总线规范有：目前流行的总线规范有：ISA、EISA、PCI等；等；即插即用即插即用指任何扩展卡插指任何扩展卡插入系统便可任务。入系统便可任务。EISA、PCI等具有等具有此功能。此功能。11.画一个具有双向传输功能的总线逻画一个

16、具有双向传输功能的总线逻辑图。辑图。解：此题实践上是要求设计一个双向总解：此题实践上是要求设计一个双向总线收发器，设计要素为三态、方向、使能等线收发器，设计要素为三态、方向、使能等控制功能的实现，可参考控制功能的实现，可参考74LS245等总线缓等总线缓冲器芯片内部电路。冲器芯片内部电路。逻辑图如下：逻辑图如下：n位位GDIRA1B1AnBn 使能使能控制控制方向方向控制控制错误的设计：错误的设计：CPUMMI/O1I/O2I/On这个方案的错误是：这个方案的错误是：不合题意。按题意要求应画出逻辑线路图而不合题意。按题意要求应画出逻辑线路图而不是逻辑框图。不是逻辑框图。12.设数据总线上接有设

17、数据总线上接有A、B、C、D四个存放器，要求四个存放器，要求选用适宜的选用适宜的74系列芯片，完系列芯片，完成以下逻辑设计：成以下逻辑设计：1 设计一个电路，在同设计一个电路，在同一时间实现一时间实现DA、DB和和DC存放器间的传送；存放器间的传送；2 设计一个电路，实现设计一个电路，实现以下操作：以下操作：T0时辰完成时辰完成D总线；总线；T1时辰完成总线时辰完成总线A；T2时辰完成时辰完成A总线；总线；T3时辰完成总线时辰完成总线B。解：解：1采用三态输出的采用三态输出的D型存放器型存放器74LS374做做A、B、C、D四个存放四个存放器，其输出可直接挂总线。器，其输出可直接挂总线。A、B

18、、C三个存放器的输入采用同一脉冲三个存放器的输入采用同一脉冲打入。留意打入。留意-OE为电平控制，与打为电平控制，与打入脉冲间的时间配合关系为：入脉冲间的时间配合关系为：现以现以8位总线为例，设计此电路，如以下位总线为例，设计此电路，如以下图示：图示：2存放器设置同存放器设置同1，由，由于此题中发送、接纳不在同一节拍，于此题中发送、接纳不在同一节拍，因此总线需设锁存器缓冲，锁存器因此总线需设锁存器缓冲，锁存器采用采用74LS373电平使能输入。电平使能输入。节拍、脉冲配合关系如下：节拍、脉冲配合关系如下：节拍、脉冲分配逻辑如下：节拍、脉冲分配逻辑如下：节拍、脉冲时序图如下：节拍、脉冲时序图如下

19、：以以8位总线为例，电路设计如下：位总线为例，电路设计如下：图中，图中，A、B、C、D四个存放器与数据总线四个存放器与数据总线的衔接方法同上。的衔接方法同上。14.设总线的时钟频率为设总线的时钟频率为8MHz，一个总线周期等于一个时，一个总线周期等于一个时钟周期。假设一个总线周期中并钟周期。假设一个总线周期中并行传送行传送16位数据，试问总线的带位数据，试问总线的带宽是多少？宽是多少？解：解：总线宽度总线宽度=16位位/8=2B 总线带宽总线带宽=8MHz2B=16MB/s 15.在一个在一个32位的总线系统中，总线的位的总线系统中，总线的时钟频率为时钟频率为66MHz，假设总线最短传输周期，

20、假设总线最短传输周期为为4个时钟周期，试计算总线的最大数据传输个时钟周期，试计算总线的最大数据传输率。假想象提高数据传输率，可采取什么措率。假想象提高数据传输率，可采取什么措施？施？解法解法1：总线宽度总线宽度=32位位/8=4B 时钟周期时钟周期=1/66MHz=0.015s 总线最短传输周期总线最短传输周期=0.015s4 =0.06s 总线最大数据传输率总线最大数据传输率=4B/0.06s =66.67MB/s解法解法2：总线任务频率总线任务频率=66MHz/4 =16.5MHz 总线最大数据传输率总线最大数据传输率 =16.5MHz4B=66MB/s 假想象提高总线的数据传输假想象提高

21、总线的数据传输率，可提高总线的时钟频率，或减率，可提高总线的时钟频率，或减少总线周期中的时钟个数，或添加少总线周期中的时钟个数，或添加总线宽度。总线宽度。16.在异步串行传送系统中，字符格在异步串行传送系统中，字符格式为：式为：1个起始位、个起始位、8个数据位、个数据位、1个校验位、个校验位、2个终止位。假设要求每秒传送个终止位。假设要求每秒传送120个字符，个字符，试求传送的波特率和比特率。试求传送的波特率和比特率。解：解：一帧一帧=1+8+1+2=12位位 波特率波特率=120帧帧/秒秒12位位 =1440波特波特 比特率比特率=1440波特波特8/12 =960bps或：比特率或：比特率

22、=120帧帧/秒秒8=960bps存存 储储 器器 3.存储器的层次构造主要表达在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次构造主要表达在Cache主存和主存辅存这两个存储层次上。Cache主存层次在存储系统中主要对CPU访存起加速作用，即从整体运转的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。主存辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所运用的存储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就到达了速度快、容量大、位价低的优化效果。主存与CACHE之间的信息调

23、度功能全部由硬件自动完成。而主存辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份经过软硬结合的技术组成虚拟存储器，程序员可运用这个比主存实践空间物理地址空间大得多的虚拟地址空间逻辑地址空间编程，当程序运转时，再由软、硬件自动配合完成虚拟地址空间与主存实践物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4.阐明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间 5.什么是存储器的带宽？假设存储器的数据总线宽度为32位，存

24、取周期为200ns，那么存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=1/200ns 32位=160M位/秒=20MB/S=5M字/秒 留意字长32位不是16位。注：此题的兆单位来自时间=106 6.某机字长为32位，其存储容量是64KB，按字编址其寻址范围是多少？假设主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是64KB时，按字节编址的寻址范围就是64KB，那么：按字寻址范围=64K8/32=16K字 按字节编址时的主存地址分配图如下：3讨论：1、在按字节编址的前提下，按字寻址时，地址仍为16位，即地址编码范围仍为064K-1，

25、但字空间为16K字，字地址不延续。2、字寻址的单位为字，不是B字节。3、画存储空间分配图时要画出上限。7.一个容量为16K32位的存储器，其地址线和数据线的总和是多少？中选用以下不同规格的存储芯片时，各需求多少片？1K4位，2K8位，4K4位，16K1位，4K8位，8K8位 解：地址线和数据线的总和=14+32=46根；各需求的片数为：1K4：16K32/1K4=168=128片 2K8：16K32/2K 8=8 4=32片 4K4：16K32/4K 4=4 8=32片 16K1：16K 32/16K 1=32片 4K8：16K32/4K8=4 4=16片 8K8：16K32/8K 8=2X4

26、=8片 讨论：地址线根数与容量为2的幂的关系，在此为214，14根；数据线根数与字长位数相等，在此为32根。注：不是2的幂的关系。：32=25，5根8.试比较静态RAM和动态RAM。答：静态RAM和动态RAM的比较见下表：9.什么叫刷新？为什么要刷新？阐明刷新有几种方法。解：刷新对DRAM定期进展的全部重写过程；刷新缘由因电容走漏而引起的DRAM所存信息的衰减需求及时补充，因此安排了定期刷新操作；常用的刷新方法有三种集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进展刷新；分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间；异步式：是集中式和分散式的折衷。讨

27、论：1刷新与再生的比较：共同点：动作机制一样。都是利用DRAM存储元破坏性读操作时的重写过程实现；操作性质一样。都是属于重写操作。区别：处理的问题不一样。再生主要处理DRAM存储元破坏性读出时的信息重写问题；刷新主要处理长时间不访存时的信息衰减问题。操作的时间不一样。再生紧跟在读操作之后，时间上是随机进展的；刷新以最大间隔时间为周期定时反复进展。动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的一切位；刷新以行为单位，每次重写整个存储器一切芯片内部存储矩阵的同一行。芯片内部I/O操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新时由于CAS信号无效，芯片数据引脚上无读出数

28、据输出唯RAS有效刷新，内部读。鉴于上述区别，为防止两种操作混淆，分别叫做再生和刷新。2CPU访存周期与存取周期的区别：CPU访存周期是从CPU一边看到的存储器任务周期，他不一定是真正的存储器任务周期；存取周期是存储器速度目的之一，它反映了存储器真正的任务周期时间。3分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU访存周期。4刷新定时方式有3种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。10.半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码信号只选中

29、同一个字的一切位，构造简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法经过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。11.一个8K8位的动态RAM芯片，其内部构造陈列成256256方式，存取周期为0.1s。试问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少？注：该题题意不太明确。实践上，只需异步刷新需求计算刷新间隔。解：设DRAM的刷新最大间隔时间为2ms，那么 异步刷新的刷新间隔=2ms/256行 =0.0078125ms=7.8125s 即：每7.8125s刷新一行。集中刷新时，刷新最晚启动时间

30、=2ms-0.1s256行 =2ms-25.6s=1974.4s 集中刷新启动后，刷新间隔=0.1s 即：每0.1s刷新一行。集中刷新的死时间=0.1s256行 =25.6s 分散刷新的刷新间隔=0.1s2=0.2s 即：每0.2s刷新一行。分散刷新一遍的时间 =0.1s2256行=51.2s 那么 分散刷新时，2ms内可反复刷新遍数 =2ms/51.2s 39遍 12.画出用10244位的存储芯片组成一个容量为64K8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片？注：将存储器分成假设干个容量相等的区域，每一个区域可看做一个页面。解：设采用SRAM芯片

31、，总片数=64K 8位/1024 4位 =64 2=128片 题意分析：此题设计的存储器构造上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量=总容量/页面数 =64K 8位/4 =16K 8位；组容量=页面容量/组数 =16K 8位/16=1K 8位；组内片数=组容量/片容量 =1K8位/1K4位=2片；地址分配：组逻辑图如下：位扩展组逻辑图如下：位扩展 页面逻辑框图：字扩展 存储器逻辑框图：字扩展 13.设有一个64K8位的RAM芯片，试问该芯片共有多少个根本单元电路简称存储基元？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线

32、的总和为最小，试确定这种芯片的地址线和数据线，并阐明有几种解答。解：存储基元总数=64K 8位 =512K位=219位；思绪：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，由于地址位数和字数成2的幂的关系，可较好地紧缩线数。设地址线根数为a，数据线根数为b，那么片容量为：2a b=219；b=219-a；假设a=19，b=1，总和=19+1=20；a=18，b=2，总和=18+2=20；a=17，b=4，总和=17+4=21；a=16，b=8 总和=16+8=24；由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按2的幂变化。结论：假设满足地址线和数据线的总和为最小

33、，这种芯片的引脚分配方案有两种：地址线=19根，数据线=1根；或地址线=18根，数据线=2根。14.某某8位微型机地址码为位微型机地址码为18位，假设位，假设运用运用4K4位的位的RAM芯片组成模块板构造的存芯片组成模块板构造的存储器，试问：储器，试问：1该机所允许的最大主存空间是多该机所允许的最大主存空间是多少？少？2假设每个模块板为假设每个模块板为32K8位，共位，共需几个模块板？需几个模块板？3每个模块板内共有几片每个模块板内共有几片RAM芯片？芯片？4共有多少片共有多少片RAM？5CPU如何选择各模块板？如何选择各模块板？解：1218=256K，那么该机所允许的最大主存空间是256K8

34、位或256KB；2模块板总数=256K8/32K8 =8块；3板内片数=32K8位/4K4位 =8 2=16片；4总片数=16片 8=128片；5CPU经过最高3位地址译码选板，次高3位地址译码选片。地址格式分配如下：17 15 14 12 11 0 15.设CPU共有16根地址线，8根数据线，并用-MREQ低电平有效作访存控制信号，R/-W作读/写命令信号高电平为读，低电平为写。现有这些存储芯片：ROM2K8位，4K4位，8K8位，RAM1K4位，2K8位，4K8位，及74译码器和其他门电路门电路自定。试从上述规格中选用适宜的芯片，画出CPU和存储芯片的衔接图。要求如下：1最小4K地址为系统

35、程序区，409616383地址范围为用户程序区；2指出选用的存储芯片类型及数量；3详细画出片选逻辑。解：1地址空间分配图如下：2选片：ROM：4K 4位：2片；RAM：4K 8位：3片；3CPU和存储器衔接逻辑图及片选逻辑：CBA -Y0D74-Y1-Y2-Y3讨论：1选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。理由：字扩展需设计片选译码，较费事，而位扩展只需将数据线按位引出即可。此题如选用2K8 ROM，那么RAM也应选2K8的。否那么片选要采用二级译码，实现较费事。当需求RAM、ROM等多种芯片混用时，应尽量选容量等外特性较为一致的芯片，以便于简化连线。2应尽能够的防止运用二级译

36、码，以使设计简练。但要留意在需求二级译码时假设不运用，会使选片产生二意性。3片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要思索二级译码。4其它常见错误：EPROM的PD端接地；PD为功率下降控制端，当输入为高时，进入功率下降形状。因此PD端的合理接法是与片选端-CS并联。ROM连读/写控制线-WE；ROM无读/写控制端 注：该题短少“系统程序任务区条件。16.CPU假设同上题，现有8片8K8位的RAM芯片与CPU相连。1用74译码器画出CPU与存储芯片的衔接图；2写出每片RAM的地址范围；3假设运转时发现不论往哪片RAM写入数据，以A000H为起始地址的

37、存储芯片都有与其一样的数据，分析缺点缘由。4根据1的衔接图，假设出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？解：1CPU与存储器芯片衔接逻辑图：R/-WD70A120-MREQA13A14A15 2地址空间分配图：3假设运转时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其一样的数据，那么根本的缺点缘由为：该存储芯片的片选输入端很能够总是处于低电平。能够的情况有：1该片的-CS端与-WE端错连或短路；2该片的-CS端与CPU的-MREQ端错连或短路；3该片的-CS端与地线错连或短路；在此，假设芯片与译码器本身都是好的。4假设地址线A13与CPU断线，

38、并搭接到高电平上，将会出现A13恒为“1的情况。此时存储器只能寻址A13=1的地址空间，A13=0的另一半地址空间将永远访问不到。假设对A13=0的地址空间进展访问，只能错误地访问到A13=1的对应空间中去。22.某机字长为16位，常规的存储空间为64K字，假想象不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？画图阐明。解：假想象不改用高速存储芯片，而使访存速度提高到8倍，可采取多体交叉存取技术，图示如下：8体交叉访问时序：23.设CPU共有16根地址线，8根数据线，并用M/-IO作为访问存储器或I/O的控制信号高电平为访存，低电平为访I/O)，-WR低电平有效为写命令，-R

39、D低电平有效为读命令。设计一个容量为64KB的采用低位交叉编址的8体并行构造存储器。现有右图所示的存储芯片及译码器。画出CPU和存储芯片芯片容量自定的衔接图，并写出图中每个存储芯片的地址范围用十六进制数表示。解：芯片容量=64KB/8=8KB 每个芯片体的地址范围以8为模低位交叉分布如下：方案1：8体交叉编址的CPU和存储芯片的衔接图：方案2：8体交叉并行存取系统体内逻辑如下：CPU和各体的衔接图：由于存储器单体的任务速率和总线速率不一致，因此各体之间存在总线分配问题，存储器不能简单地和CPU直接相连，要在存储管理部件的控制下衔接。24.一个4体低位交叉的存储器，假设存取周期为T，CPU每隔1

40、/4存取周期启动一个存储体，试问依次访问64个字需多少个存取周期？解：此题中，只需访问第一个字需一个存取周期，从第二个字开场，每隔1/4存取周期即可访问一个字，因此，依次访问64个字需：存取周期个数=(64-1)(1/4)T+T =63/4+1T=15.75+1=16.75T 与常规存储器的速度相比，加快了：64-16.75T=47.25T 注：4体交叉存取虽然从实际上讲可将存取速度提高到4倍，但实现时由于并行存取的分时启动需求一定的时间，故实践上只能提高到接近4倍。25.什么是“程序访问的部分性？存储系统中哪一级采用了程序访问的部分性原理？解：程序运转的部分性原理指：在一小段时间内，最近被访

41、问过的程序和数据很能够再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的能够性大(大约 5:1)。存储系统中Cache主存层次采用了程序访问的部分性原理。26.计算机中设置Cache的作用是什么？能不能把Cache的容量扩展，最后取代主存，为什么？答：计算机中设置Cache主要是为了加速CPU访存速度；不能把Cache的容量扩展到最后取代主存，主要由于Cache和主存的构造原理以及访问机制不同主存是按地址访问，Cache是按内容及地址访问。27.Cache制造在CPU芯片内有什么益处？将指令Cache和数据Cache分开又有什么益处？答：

42、Cache做在CPU芯片内主要有下面几个益处：1可提高外部总线的利用率。由于Cache在CPU芯片内，CPU访问Cache时不用占用外部总线；2Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输，加强了系统的整体效率；3可提高存取速度。由于Cache与CPU之间的数据通路大大缩短,故存取速度得以提高；将指令Cache和数据Cache分开有如下益处：1可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；2指令Cache可用ROM实现，以提高指令存取的可靠性；3数据Cache对不同数据类型的支持更为灵敏，既可支持整数例32位，也可支持浮点数据如64位。补

43、充讨论：Cache构造改良的第三个措施是分级实现，如二级缓存构造，即在片内CacheL1和主存之间再设一个片外CacheL2，片外缓存既可以弥补片内缓存容量不够大的缺陷，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度主存L2L1。28.设主存容量为256K字，Cache容量为2K字，块长为4。1设计Cache地址格式，Cache中可装入多少块数据？2在直接映射方式下，设计主存地址格式。3在四路组相联映射方式下，设计主存地址格式。4在全相联映射方式下，设计主存地址格式。5假设存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。29.假设CPU执行某段

44、程序时共访问Cache命中4800次，访问主存200次，知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少？30.一个组相联映射的Cache由64块组成，每组内包含4块。主存包含4096块，每块由128字组成，访存地址为字地址。试问主存和Cache的地址各为几位？画出主存的地址格式。31.设主存容量为1MB，采用直接映射方式的Cache容量为16KB，块长为4，每字32位。试问主存地址为ABCDEH的存储单元在Cache中的什么位置？32.设某机主存容量为4MB，Cache容量为16KB，每

45、字块有8个字，每字32位，设计一个四路组相联映射即Cache每组内共有4个字块的Cache组织。1画出主存地址字段中各段的位数；2设Cache的初态为空，CPU依次从主存第0、1、289号单元读出90个字主存一次读出一个字，并反复按此次序读8次，问命中率是多少？3假设Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？答：1由于容量是按字节表示的，那么主存地址字段格式划分如下：8 7 2 3 2 2由于题意中给出的字地址是延续的，故1中地址格式的最低2位不参与字的读出操作。当主存读0号字单元时，将主存0号字块07调入Cache0组0号块，主存读8号字单元时，将1

46、号块815调入Cache1组0号块 主存读89号单元时，将11号块8889调入Cache11组0号块。块内字地址块内字地址组内块号组内块号Cache组号组号主存字块标志主存字块标志字节地址字节地址 共需调90/8 12次，就把主存中的90个字调入Cache。除读第1遍时CPU需访问主存12次外，以后反复读时不需再访问主存。那么在908=720个读操作中：访Cache次数=90-12+630=708次 Cache命中率=708/720 0.98 98%3设无Cache时访主存需时720TT为主存周期，参与Cache后需时：708T/6+12T=118+12T =130T 那么：720T/130T

47、 5.54倍 有Cache和无Cache相比，速度提高了4.54倍左右。35.画出RZ、NRZ、NRZ1、PE、FM写入数字串1011001的写电流波形图。解：ttttt 36.以写入1001 0110为例，比较调频制和改良调频制的写电流波形图。解：写电流波形图如下：ttt 比较：1FM和MFM写电流在位周期中心处的变化规那么一样；2MFM制除延续一串“0时两个0周期交界处电流仍变化外，根本取消了位周期起始处的电流变化；3FM制记录一位二进制代码最多两次磁翻转，MFM制记录一位二进制代码最多一次磁翻转，因此MFM制的记录密度可提高一倍。上图中示出了在MFM制时位周期时间缩短一倍的情况。由图可知

48、，当MFM制记录密度提高一倍时，其写电流频率与FM制的写电流频率相当；4由于MFM制并不是每个位周期都有电流变化，故自同步脉冲的分别需根据相邻两个位周期的读出信息产生，自同步技术比FM制复杂得多。37.画出调相制记录01100010的驱动电流、记录磁通、感应电势、同步脉冲及读出代码等几种波形。解：ttttt留意：1画波形图时应严厉对准各种信号的时间关系。2读出感应信号不是方波而是与磁翻转边沿对应的尖脉冲；3同步脉冲的出现时间应能“包裹要选的读出感应信号，才干保证选通有效的读出数据信号，并屏蔽掉无用的感应信号。PE记录方式的同步脉冲应安排对准代码周期的中间。4最后读出的数据代码应与写入代码一致。

49、38.磁盘组有6片磁盘，最外两侧盘面可以记录，存储区域内径22cm，外径33cm，道密度为40道/cm，内层密度为400位/cm，转速3600转/分。1共有多少存储面可用？2共有多少柱面？3盘组总存储容量是多少？4数据传输率是多少？解：1共有：62=12个存储面可用；2有效存储区域=33-22/2 =5.5cm 柱面数=40道/cm 5.5cm=220道3内层道周长=22cm=69.08cm 道容量=400位/cm69.08cm =3454B 面容量=3454B220道=759 880B 盘组总容量=759，880B12面 =9，118，560B4转速=3600转/60秒=60转/秒 数据传输

50、率=3454B 60转/秒 =207，240 B/S 留意：1的精度选取不同将引起答案不同，普通取两位小数；2柱面数盘组总磁道数=一个盘面上的磁道数 3数据传输率与盘面数无关；4数据传输率的单位时间是秒，不是分。39.某磁盘存储器转速为3000转/分，共有4个记录盘面，每毫米5道，每道记录信息12 288字节，最小磁道直径为230mm，共有275道，求：1磁盘存储器的存储容量；2最高位密度最小磁道的位密度和最低位密度；3磁盘数据传输率；4平均等待时间。解：1存储容量=275道12 288B/道4面=13 516 800B 2最高位密度=12 288B/23017B/mm位/mm向下取整 最大磁

51、道直径 =230mm+275道/5道 2 =230mm+110mm=340mm 最低位密度=12 288B/34011B/mm92位/mm 向下取整 3磁盘数据传输率 =12 288B 3000转/分 =12 288B 50转/秒=614 400B/S 4平均等待时间=1/50/2=10ms讨论：1、此题给出的道容量单位为字节，因此算出的存储容量单位也是字节，而不是位；2、由此算出的位密度单位最终应转换成bpm(位/毫米；3、平均等待时间是磁盘转半圈的时间，与容量无关。40.采用定长数据块记录格式的磁盘存储器，直接寻址的最小单位是什么？寻址命令中如何表示磁盘地址？答：采用定长数据块记录格式，直

52、接寻址的最小单位是一个记录块数据块，寻址命令中可用如下格式表示磁盘地址：41.设有效信息为110，试用生成多项式G(x)=11011将其编成循环冗余校验码。解：编码过程如下：M(x)=110 n=3 G(x)=11011 k+1=5 k=4 M(x)x4=110 0000 M(x)x4/G(x)=110 0000/11011 =100+1100/11011 R(x)=1100 M(x)x4+R(x)=110 0000+1100 =110 1100=CRC码 7，3码 注：此题的G(x)选得不太好，当最高位和最低位出错时，余数一样，均为0001。此时只能检错，无法纠错。42.有一个7，4码，生成

53、多项式G(x)=x3+x+1，写出代码1001的循环冗余校验码。解：编码过程如下：M(x)=1001 n=4 G(x)=x3+x+1=1011 k+1=4 k=3 M(x)x3=1001 000 M(x)x3/G(x)=1001 000/1011 =1010+110/1011 R(x)=110 M(x)x3+R(x)=1001 000+110 =1001 110=CRC码 由于码制和生成多项式均与教材上的例题4.15一样，故此7，4码的出错方式同表4.6。输入输出系统输入输出系统 补充题：补充题：一、某一、某CRT显示器可显示显示器可显示64种种ASCII字符，字符，每帧可显示每帧可显示72字

54、字24排；每个字符字形采用排；每个字符字形采用78点阵，即横向点阵，即横向7点，字间间隔点，字间间隔1点，纵向点，纵向8点，排间间隔点，排间间隔6点；帧频点；帧频50Hz，采取逐行扫描，采取逐行扫描方式。假设不思索屏幕四边的失真问题，且行方式。假设不思索屏幕四边的失真问题，且行回扫和帧回扫均占扫描时间的回扫和帧回扫均占扫描时间的20%，问：，问：1显存容量至少有多大？显存容量至少有多大？2字符发生器字符发生器ROM容量至少有多大？容量至少有多大？3显存中存放的是那种信息？显存中存放的是那种信息？4显存地址与屏幕显示位置如何对应？显存地址与屏幕显示位置如何对应？5设置哪些计数器以控制显存访问与设

55、置哪些计数器以控制显存访问与屏幕扫描之间的同步？它们的模各是多少？屏幕扫描之间的同步？它们的模各是多少？6点时钟频率为多少？点时钟频率为多少？解：解：1显存最小容量显存最小容量=72248=1728B 2ROM最小容量最小容量=648行行8列列 =512B含字间隔含字间隔1点，或点，或5127位位 3显存中存放的是显存中存放的是ASCII码信息。码信息。4显存每个地址对应一个字符显示位显存每个地址对应一个字符显示位置，显示位置自左至右，从上到下，分别对置，显示位置自左至右，从上到下，分别对应缓存地址由低到高。应缓存地址由低到高。5设置点计数器、字计数器、行计数设置点计数器、字计数器、行计数器、

56、排计数器控制显存访问与屏幕扫描之间器、排计数器控制显存访问与屏幕扫描之间的同步。的同步。它们的模计算如下：它们的模计算如下：点计数器模点计数器模=7+1=8 行计数器模行计数器模=8+6=14 字、排计数器的模不仅与扫描正程时间有字、排计数器的模不仅与扫描正程时间有关，而且与扫描逆程时间有关，因此计算较为关，而且与扫描逆程时间有关，因此计算较为复杂。复杂。列方程：列方程：72+x 0.8=72 24+y 0.8=24 解方程得：解方程得：x=18，y=6，那么：，那么：字计数器模字计数器模=72+18=90 排计数器模排计数器模=24+6=30 6点频点频=50Hz 30排排 14行行 90字

57、字 8点点 =15 120 000Hz =15.12MHz讨论：讨论：1 1、VRAMVRAM、ROMROM容量应以字或字节为单容量应以字或字节为单位；位；2 2、字模点阵在、字模点阵在ROMROM中按行存放，一行中按行存放，一行占一个存储单元；占一个存储单元；3 3、显存中存放的是、显存中存放的是ASCIIASCII码而不是像码而不是像素点；素点；4 4、计算计数器的模及点频时应思索回、计算计数器的模及点频时应思索回扫时间。扫时间。二、有一编码键盘，其键阵列为二、有一编码键盘，其键阵列为8行行16列，列，分别对应分别对应128种种ASCII码字符，采用硬件扫描方式码字符，采用硬件扫描方式确认

58、按键信号，问：确认按键信号，问：1扫描计数器应为多少位？扫描计数器应为多少位？2ROM容量为多大？容量为多大？3假设行、列号均从假设行、列号均从0开场编排，那么当第开场编排，那么当第5行第行第7列的键表示字母列的键表示字母“F时，时，CPU从键盘读入从键盘读入的二进制编码应为多少设采用奇校验的二进制编码应为多少设采用奇校验？4参考教材图参考教材图5.15，画出该键盘的原理性，画出该键盘的原理性逻辑框图；逻辑框图；5假设不思索校验技术，此时假设不思索校验技术，此时ROM能否可能否可省？省？解：解：1扫描计数器扫描计数器=7位位 与键的个数有关与键的个数有关 2ROM容量容量=128 8=128B

59、 与字符集大小有关与字符集大小有关 3CPU从键盘读入的应为字符从键盘读入的应为字符“F的的ASCII码码=0100011046H，其中最高位，其中最高位为奇校验位注：不是位置码。为奇校验位注：不是位置码。4该键盘的原理性逻辑框图见下页，该键盘的原理性逻辑框图见下页，与教材图与教材图5.15类似，主要需标明参数。类似，主要需标明参数。5假设不思索校验技术，并按假设不思索校验技术，并按ASCII码码位序设计键阵列留意，那么位序设计键阵列留意，那么ROM编码表编码表可省，此时可省，此时7位计数器输出值扫描码或键位计数器输出值扫描码或键位置码即为位置码即为ASCII码。码。该键盘的原理性逻辑框图如下

60、：该键盘的原理性逻辑框图如下：1.I/O有哪些编址方式？各有何特点？有哪些编址方式？各有何特点？解：常用的解：常用的I/O编址方式有两种：编址方式有两种：I/O与内存一与内存一致编址和致编址和I/O独立编址；独立编址；特点：特点：I/O与内存一致编址方式的与内存一致编址方式的I/O地址采用地址采用与主存单元地址完全一样的格式，与主存单元地址完全一样的格式，I/O设备和主存占设备和主存占用同一个地址空间，用同一个地址空间，CPU可像访问主存一样访问可像访问主存一样访问I/O设备，不需求安排专门的设备，不需求安排专门的I/O指令。指令。I/O独立编址方式时机器为独立编址方式时机器为I/O设备专门安

61、排一设备专门安排一套完全不同于主存地址格式的地址编码，此时套完全不同于主存地址格式的地址编码，此时I/O地地址与主存地址是两个独立的空间，址与主存地址是两个独立的空间，CPU需求经过专需求经过专门的门的I/O指令来访问指令来访问I/O地址空间。地址空间。讨论：讨论：I/O编址方式的意义：编址方式的意义：I/O编址方式的选择主要影响到指令系统编址方式的选择主要影响到指令系统设计时设计时I/O指令的安排，因此描画其特点时一指令的安排，因此描画其特点时一定要阐明此种定要阐明此种I/O编址方式对应的编址方式对应的I/O指令设置指令设置情况。情况。I/O与内存一致编址方式将与内存一致编址方式将I/O地址

62、看地址看成是存储地址的一部分，占用主存空间；成是存储地址的一部分，占用主存空间；问题：确切地讲，问题：确切地讲，I/O与内存一致编址与内存一致编址的空间为总线空间，的空间为总线空间，I/O所占用的是内存的扩所占用的是内存的扩展空间。展空间。2.简要阐明简要阐明CPU与与I/O之间传送信息可之间传送信息可采用哪几种联络方式？它们分别用于什么采用哪几种联络方式？它们分别用于什么场所？场所？答：答：CPU与与I/O之间传送信息常采用之间传送信息常采用三种联络方式：直接控制立刻呼应、三种联络方式：直接控制立刻呼应、同步、异步。同步、异步。适用场所分别为：适用场所分别为：直接控制适用于构造极简单、速度极

63、直接控制适用于构造极简单、速度极慢的慢的I/O设备，设备，CPU直接控制外设处于某种直接控制外设处于某种形状而无须联络信号。形状而无须联络信号。同步方式采用一致的时标进展联络，同步方式采用一致的时标进展联络，适用于适用于CPU与与I/O速度差不大，近间隔传送速度差不大，近间隔传送的场所。的场所。异步方式采用应对机制进展联络，适异步方式采用应对机制进展联络，适用于用于CPU与与I/O速度差较大、远间隔传送的速度差较大、远间隔传送的场所。场所。讨论：留意讨论：留意I/O交换方式、交换方式、I/O传送分传送分类方式与类方式与I/O联络方式的区别：联络方式的区别：串行、并行串行、并行I/O传送方式常用

64、于描画传送方式常用于描画I/O传送宽度的类型；传送宽度的类型；I/O交换方式主要讨论传送过程的控交换方式主要讨论传送过程的控制方法；制方法；I/O联络方式主要处理传送时联络方式主要处理传送时CPU与与I/O之间如何获得通讯联络以建立起操作上之间如何获得通讯联络以建立起操作上的同步配合关系。的同步配合关系。6.字符显示器的接口电路中配有缓字符显示器的接口电路中配有缓冲存储器和只读存储器，各有何作用？冲存储器和只读存储器，各有何作用？解：显示缓冲存储器中存放着一屏解：显示缓冲存储器中存放着一屏要显示的字符要显示的字符ASCII码信息，它的作用码信息，它的作用是支持屏幕扫描时的反复刷新；是支持屏幕扫

65、描时的反复刷新；只读存储器中存放着字符集中一切只读存储器中存放着字符集中一切字符的点阵信息，作为字符发生器运用，字符的点阵信息，作为字符发生器运用，他起着将字符的他起着将字符的ASCII码转换为字形点码转换为字形点阵信息的作用。阵信息的作用。8.某计算机的某计算机的I/O设备采用异步串行传送设备采用异步串行传送方式传送字符信息。字符信息的格式为一位起方式传送字符信息。字符信息的格式为一位起始位、七位数据位、一位校验位和一位停顿位。始位、七位数据位、一位校验位和一位停顿位。假设要求每秒钟传送假设要求每秒钟传送480个字符，那么该设备个字符，那么该设备的数据传送速率为多少？的数据传送速率为多少？解

66、：解：48010=4800位位/秒秒=4800波特；波特；波特波特是数据传送速率波特率的单位。是数据传送速率波特率的单位。注：题意中给出的是字符传送速率，即：注：题意中给出的是字符传送速率，即：字符字符/秒。要求的是数据传送速率，串行传送时秒。要求的是数据传送速率，串行传送时普通用波特率表示。普通用波特率表示。两者的区别：字符传送率是数据的两者的区别：字符传送率是数据的“纯有纯有效传送率，不含数据格式信息；波特率是效传送率，不含数据格式信息；波特率是“毛毛传送率，含数据格式信息。传送率，含数据格式信息。10.什么是什么是I/O接口接口?它与端口有何区它与端口有何区别？为什么要设置别？为什么要设置I/O接口？接口？I/O接口如何接口如何分类？分类？解：解：I/O接口普通指接口普通指CPU和和I/O设备间设备间的衔接部件；的衔接部件；I/O端口普通指端口普通指I/O接口中的各种存放接口中的各种存放器。为了便于程序对这些存放器进展访问，器。为了便于程序对这些存放器进展访问，通常给每个存放器分配一个地址编号，这通常给每个存放器分配一个地址编号，这种编号被称为种编号被称为I/O端口地址，相应的存