小数分频频率合成器的理论基础

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1、小数分频频率合成器的理论基 础（翻译）A. Marques _, M. Steyaert and W. SansenESAT-MICAS, K.U. Leuven, Kard. Mercierlaan 94, B-3001 Heverlee, Belgium本文提出了一种基于锁相回路（PLL）频率 合成器的演变概述。数字PLL的主要限制的描 述，以及随之而来的小数N技术使用的必要性 是有道理的。合成频率的旁瓣典型的杂散噪声线 的起源进行了解释。它通过使用数字 调制器来 控制分频值展示了如何消除这些杂散噪声线。最 后,数字调制器的使用同分数N PLL的输出相 位噪声的影响一起进行了分析。1. 介

2、绍无线通信领域，在过去十年中有了很大的发 展。这种快速发展，主要是通过引进强大的数字 信号处理技术。这些技术允许执行复杂的调制解 调方案，以及先进的数字校正技术，最终产生非 常高性能的系统，可以完全或几乎完全集成在一 个标准的低成本技术。典型的接收器/发射器无线系统RF部分如 图1所示。可以看出，在无线系统中，一个或多 个频率合成器几乎都是必要的，同时在接收和发 射部分。此频率合成器必须不仅能够产生感兴趣的频带内的所有频率，以及产生具有高纯度的, 由于不断下降的频道间距。TX FilterIF FilterRF OSCIF OSC、八、 / -V A IQDem 1 QImage Filter

3、IF Filter图1典型的射频部分，一个无线接收器/ 发射器系统在无线系统领域，在过去几年中主要重点一 直是在一个完整的系统的全面整合，包括发射器 /接收器和频率合成器，使用短沟道 CMOS或 BiCMOS工艺（见1,13其引用）。因此，频率合成精度高，稳定的需求令人难 以置信的增长，特别是对需要的操作频率非常高（在千兆赫兹的范围内）的应用，小频率决议（典 型的信道间隔几百万赫兹数100千赫），和低相 位噪声数字（100dBc的订单数100千赫载波）。 此外，同时，在过去几十年，数字可编程的频率 合成器的需求也增加了。本文提供了一个数字可编程频率合成器相位锁定回路（PLL）为基础的演变概述。

4、由于相 位噪声实际上是为无线通信系统所要求的规格 是非常艰难的，主要的重点将在相位噪声的分析 和如何在不削弱系统的其他特征的同时减少它。 下面的思想将是这些结构将被期望用在高频无 线系统，并完全或几乎完全集成成本低，技术标 准（如尽可能短通道数字CMOS技术）。第2节中，我们提供了动机研究基于PLL可 编程频率合成，提出不久在其他的替代品存在一 定的局限性。第3节中，众所周知的数字锁相环 介绍，这种结构的主要限制。在第4节，小数N 分频PLL原理解释，结构最重要的问题是确定 的。因此，在第5条，该方法在7,11开发实现 小数N使用A-S调制器的功能进行了探讨。最 后，在第6条，得出了一些结论有

5、关这些技术的 探索。2. 频率合成技术有几种可能的频率合成技术。最常用的方法 是：第一，直接模拟合成;第二，直接数字合成; 第三，基于PLL结构的间接合成4,6,12。直接模拟合成，如图2所示，硬件密集的技术，使一个实现精细的频率分辨率和快速开关时 间。然而，这种技术不适合高频的和传统的CMOS 低相位噪声合成（或BiCMOS工艺）技术。事实 上，集成度实现这种技术是相当减少，产生的结 果实现起来非常昂贵。100-110 100-110 100-110MUXaD313n图2直接合成技术的原则直接数字合成，在图3中，提供如直接模拟 合成技术，精细的频率决议和快速开关时间。它 也可以完全在一个标准

6、的CMOS技术下实施这项 技术,。此外，通过一个相对简单的修改相位累 加器的结构，它甚至还提供了一个简单的方式实 现直接的相位和频率调制在一个成本稍高的芯 片面积上。然而，对于典型的无线应用需要高频 率和低相位噪声，硬要求DAC的时钟频率上，决 议，非线性性和毛刺能量的使用这项技术是不可 能的。间接的合成，如图4所示，是比较与前两次的技术，更适合高频率的正弦信号的合成。此外， 可以集成合成器的主要组成部分在BiCMOS或即 使在CMOS技术。电压通常主要控制振荡器(VCO) 构成整合的问题。但是，目前它也有可能集成这 个模块在一个标准的CMOS技术之上，即使在千 兆赫兹的频率范围内操作和实现了

7、非常低的相位噪声的数字3, 8, 9,14。图4数字锁相环这种技术的主要问题导致合成过程中的间 接性质。首先，由于参数是一个非常低的频率信 号相对合成信号，在频带参数相位噪声等于PLL 显示输出乘以一个大因数(频率乘以分频系数为 100增加了带内参数相位噪声40分贝)。第二, 低频率参考信号要求PLL环路带宽更小，因此产生固有的缓慢切换结构。然而，这一问题已逐步得到解决，终于在一 个小数分频PLL控制合成由-艺结构，整合一个标准的CMOS技术，适合高频率和低相位噪声， 并取得了良好的频率分辨率和短的开关时间。为总结此频率合成的简要概述技术，表1比 较几个关于超大规模集成电路集成无线解决方 案最

8、重要的几个方面的技术指标。表1比较不同的合成技术。频率 范围相位噪 声+毛刺率 精度W换时 间集成度直接 模拟低好好非常快小型直接 数字低不好好非常快全部成-PLL高好折中全部Fract PLL（AS控制）高不好好全部因此，高频率的稳定性和准确性，低相位噪 声和高频率合成能力，似乎是唯一真正的选择是 PLL5,12。高频率操作的需求和需要锁定环路到一个 相对较低的频率参考结合使用数字模块的简单 做数字锁相环，数字分频器和数字鉴相器，非常 有吸引力的（见图4）。在下一节将分析这种结 构。3. 数字式锁相环由于所需的高稳定性和低噪声输入信号，这 个环路可以作为线性控制分析系统，输入和输出 信号是相

9、位的4,6。系统框图如图5所示。图5,我们马上就可以得出这样的结论锁定 条件下（频率和相位误差，等于零），输出频率 由下式o = N fr图5 一个数字PLL的框图请注意，生成的输出可控制编程分频器的N 值。但是，N为一个整数值，第一个限制立即出 来：频率分辨率等于参考频率。从参考噪声的噪 声传递函数源和输出的VCO噪声，分别给出N (s)=(s)=2) mp f vNv(s)=討 G)= s + H (s )-KkK /N(3)” pfv由于环路滤波器H (S),具有低通特性，将 参考源的相位噪声低传递给输出和乘以N,而相 位噪声VCO的将是高传递到输出，造成噪音环 路带宽之外的组件不衰减。

10、因此，输出相位噪声 约为等于向参考源的相位噪声乘以N在频率低 于环路带宽下，或等于VCO的相位噪声在频率 高于环路带宽下。给一个确定的的参考频率，优化循环的特 性，以实现低输出相位噪声是不是一件简单的事 情，因为：首先，为了减少由参考频率的噪音产生的 输出相位噪声的贡献，我们应该减少环路带宽， 并选择参考源的相位噪声低的特点。自从对于一 个循环顺序两极将接近的位置，但随后该系统的 建立时间会加重，环路的稳定性将产生更多的问 题。其次，要降低VCO的输出贡献相位噪声，我们 应该增加环路带宽设计了一个非常低的噪声VCO。但随后的抑制参考频率的噪音会更小，这 意味着可能是一个更高的顺序循环，如果环路

11、带 宽和参考频率过于接近，或增加一个参考频率， 这是很难设计的。因此，如果低相位噪声要求覆盖很宽的频率 波段，我们必须建立一个折中相位噪声接近并远 离合成频率，参考频率抑制和回路的开关时间。由于在数字锁相环频率分辨率是直接依赖 于参考频率，它时下很难甚至是不可能实现这种 结构频率分辨率，开关和相位噪声要求的电信市 场的要求。4. N分频锁相环N分频锁相环是一个数字锁相环分频值随时 间函数变化。通常用作频率双模预定标器的分频 器，两个数字除以，说N1和N2 (N2 N1 )。为 了锁定VCO在一个小数参考频率的整数倍，我 们划分小数部分，它可以在统计方法划分有时由 N1和有时由N2。所需的分频的

12、定义通常是做一个累加器，应用 一个数字N (0n 1)，然后用溢出标志使用控制 分频值，应使用。该块系统框图如图6所示。l k图6 N分数锁相环如果我们约定没有溢出值是N1时，有一个溢 出值是N2,然后我们得到立即得到f = Ki一n) N + n N Ifo12 r(4a)我们也可以表达在输出频率N =(N + N )/2或i2亦=(一N )/2，定义 m = 2n 一 1(-1 m 1)2 1f = N + m AN f(4bo)r请注意，分频器是不是在事实上除以在每个周 期的分数值的输出频率。相反，它在每个周期除 以一个整数，除以分数值仅以统计方法，会产生 输出噪声决定于选定依赖频率。图

13、7 N分数锁相环相位误差校正事实上累加器作为相位累加器。要理解这一 点，认为环路锁定时，目前累加器的值是不同于 零且没有溢出。然后，VCO的输出频率被分为 N1，因此将高于参考频率。在每个参考周期相 位检测比较，例如，两个低到高的转变信号。因 此,相位检测器输出电压将增加每一个周期。累 加器值同时也是增加到一。当累加器的值达一， 溢出和分度值变为N2。现在，分为输出频率低 于参考频率，然后之间的相位差两个信号的下 降。这种周期性的条件下锁定行为会不断重复并 且相位检测器输出将与累加器值成正比（见图 8）。因此，我们可以得出结论，在累加器的值代 表两个信号之间的相位误差的比较。从图8可以看出，相

14、位检测器输出具有周期 性的锯齿形电压，频率等于n f。显然，这锯齿 r波信号会诱发相位噪声VCO的输出，主要尖峰 密切在频率偏移的多个所需的频率n f。rf. UUUUUUUUUUULUUUJUUJUULUUUJUUUUULUUUJUUJUUUiiII1.0Phase Error0.5 卄 0.6 廿 OH*0 9IIIIIIIIII0-1 r 0.2034图8相位检测信号(N1、N2分别为4、5, n 为 0.1)显然，如果这个分数频率落在环路带宽，将 产生非常大的尖峰过滤的锯齿波信号。但是，如 果这个分频比PLL带宽高得多，他们会大力减 少循环过滤作用理论上，它可以完全删除它们，因为我们知

15、道信号之间的相位差适用于相位检测器。我们可 以应用累计DAC的相位误差，正确缩放值和减 去相位检测器输出。这种技术被称为相位插补和 结合它构成一个 DAC的模拟相位内插系统(API)，12。系统框图图7。参照图8,我们可以看到，最大相不同的是 等于VCO频率的一个周期,N2-N1的周期一般。由于VCO的频率是变量，最大相差幅度相位误 差信号是依赖于合成频率。假设输出没有相位噪声，最大相位差），max振幅相位误差信号（a ），以及必要的比例因子e（A）（假设累加器之间有一个规范化的输出0 和1）,可以立即计算：A0= 2冗-（N N ） - f / fmax21 r oA = A = k *A0

16、e p因此：A = 2k-k T = 2k-（7）p （1 一 n） - N + n - Np N + m - AN1 2这是本合成器的主要问题。我们即不补偿相 位误差锯齿形，接受每个多相位噪声杂散尖峰在 每一个n f，也不用尝试以补偿相位误差，设计 r=1非线性DAC的输出增益系数匹配相当敏感。这种 复杂性方法，以及相关的成本，它只适合高性能 设备，在特定的测试设备。5A-S锁相环这是一个简单的问题，认识到累加器事实上 是一阶的A艺调制器。输出频谱位流的A艺调制器包含一个直流分量等于应用的m值，还有寄生 噪声线，所谓的模式噪声2。因此，这种寄生 噪声线将被转移到输出，并会出现以及定义在旁 瓣

17、穗线周围的合成频率。这是人所共知的，为调制器的模式噪声 具有常数输入的信号是非常高的，因为输入信号 和量化之间的高度相关噪音。这也是众所周知的，二阶和高阶艺调制器表现出输入信号之间的相关性较低量化噪声，几 乎消除模式噪音。所以，如果我们取代了二阶累 加器或高阶艺调制器，像图9描述，似乎自然 地想到在合成频率中更好的相位噪声特性。图9 ASN分数PLL对于这个系统，我们可以计算出的相位噪声 由于使用的小数除法合成信号技术。基于线性/白噪声模型，给出合理结果为第二和高阶调制器2的AY调制器的输出m(z )= m + E(z) 1 - Z-1n(8)其中n表示现在调制器的阶数m(Z)和E(Z)分别为

18、输出比特流的Z-变换和量化噪声，。 现在，我们可以计算的AY调制器的使用效 果分频器输出相位噪声假设一个理想的VCO。分 频给予- N + m-AN + E(z)-1 -z-inAN(9a)对于符号的简化，让我们定义 f = f /N + m-AN。bo考虑频率偏差频率fb都很小，我们可以近似f (Z)为ANn N + m - ANf (z)qf - 1 - E(z) 1 - z-i(9b)因此，从所需的频率，频率偏差给予皤-E Q1-z -1nNZmZN fb(10)使用单端功率谱密度(PSD)代替并注意到, 量化步长等于2 (调制器输出始终为1)，我们得 到E(z)2=1 -f，因此PSD

19、频率偏差相位噪声(参见r(A.6)，分别由(f)r3(ANJ2 f xIN + m - ANb 丿2sin 2n(11 )(Se (人b3 丿r(AN、N + m - AN2sin 2n这个阶段的噪声引起的相位检测器输入现 在使用的刀调制器将无法区分从相位噪声的 产生是参考频率源。因此，它会传递到输出低， 其实遭受噪声传递函数的影响鉴于（2）。八丿2 n2r2sin对于频率小于PLL带宽，这分频因子和相位 噪声乘以传递几乎直接输出。然后，对PSD相位 噪声引起的AY调制器输出，得到约Se （f）-o（13）而在偏移量f PSD输出的单边带从合成的频率将给予（参见（A.5中）r 一(14a)考虑

20、锁定条件下f二f，扩大对小偏移频率的bsin函数，我们获得以下的近似表达式：(2k - ANrr(14b)连续N1和N2的值，这个表达式与在7,11 中给出的表达式类似。对于频率高于PLL带宽，整形的相位噪声的 过滤作用，将抑制循环。还值得指出，如果PLL 阶数是一个比调制器的阶数高，由于使用的工 调制器输出的相位噪声特性将压缩到滤波器操 作的频率PLL带宽和fr=2之间。请注意，在传统的艺调制器，它通常是移l=j|=|除一个滤波器带外的量化噪声。而在这里，环路 自身的低通特性运行功能。让我们看看现在的频率之间的关系在输出 的分辨率和分辨率的数字艺模拟器。考虑的艺调制器的输入，有B位（调制器

21、内累加器将有不止B位）。然后，输入m值，在 -1和+1之间变化，精度为Am =(15)因此，在输出中，我们可以产生频率从到了 一项决议，Nf等于Nf1 r2(16)然而，一个A刀调制器的输入范围是有限 的，可用范围取决于阶数和模拟器的拓扑结构， 一个二阶调制器调制器，通常只限于-0.9到 +0.9,这意味着，一些较低和较高的频率不能合 成。6.总结相干间接数字频率合成技术使用一个PLL可 能是最好的方法合成高频信号，与高频率的稳定 性和准确性，和低相位噪声。数字可编程直接由 分频控制因素支持。然而，为了满足严格的要求，主要是市场的 开关时间，相位噪声和频率分辨率，有必要使用 小数N分频因素。分

22、数的因素允许更宽的环路带 宽，因此，改善循环的开关时间，减少相位噪声 VCO和参考要求频率源（因为相同的输出频率参 考频率的噪音乘以一个较小的N倍）。该技术产 生，然而寄生阶段噪音线合成的频率接近。最后，我们可以使用数字调制器作为控制 单位分频因子。在调制器提供相同的分频因子,几乎完全避免当累加器使用时观察到的典型 的杂散噪声线。而不必由于累加器模式噪声，A 艺量化相位噪声线噪声功率分布在完整的频谱， 然后形成高频率，因此相当小合成的频率接近， 高度降低该频率远离频率合成的环路滤波器。接 近和远离合成的相位噪声频率将取决于转换器 的顺序和PLL环路滤波器。小数N的A刀调制器的联合使用PLL甚至

23、可 以进一步探讨。由于输入A艺调制器可以很容易 地控制，瞬时正在合成的频率可以直接控制，使 无需转换的一个信号直接调制阶段10。附录A术语中的PLL相位噪声要充分认识PLL相位噪声必要的开始是定义 术语，用来描述在振荡器的相位噪声。考虑输出信号的形式表达u (t)二 A(t) - cos(2吋 t + 0 (t)o(A.1)其中A(t)代表振幅噪声和0 (t)相位噪声。在一个 精心设计的振荡器的振幅可视为常数。让我们考 虑的影响一个单一的正弦相位噪声音。 0(t) =0 -sin(2吋t)，峰值相位偏差,0，多个小很多, pmp我们获得osb 兀(f + fom)t-cosb兀(f - f )

24、tom9u(t)沁 A-cos(2f t) + A-po2(A.2)因此，振荡器的输出电压PSD直接关系到的相位噪声PSD。使用一方的功率谱密度，我们有S9(f)(A3)A211S (f) - s (f - f ) + - S9 (f - f ) + - S9 (f - f)u2o 29o 29 o(A.4)这个公式表明，相位噪声是直接转移的频率 和左、右侧放合成的频率。从以前的公式可以看出，电源振荡器信号作 为一个乘数因子在中心频率的功率谱密度和在 调制频率。因此，它通常是定义L(f )为输出电压 m等级相对的单边带的数量从中央频率的f分开mf，这是L(f )是在噪声功率之间的比率从偏移f输

25、omm出电压在1 Hz带宽中心频率的正弦信号的功率:L(f)二扌-2 - s9C I)(A5)有时有必要让瞬时PSD频率偏差与相位噪声 PSD和单边带相位噪声相联系。显然，A.6)为了比较工作在振荡器不同频率下的性能，通常正常化的信号频率。标准瞬时频率y(t)为:d0 (t)/dt2吋o(A7)因此，PSD正常化瞬时频率给出为:S (f)f 22 f 2S (f) j 二 S0 (f)二 f L(f) y f2 f2 0 f2ooo(A.8)参考1 F. Brianti, G. Chien, T. Cho, S. Lo, S. Mehta, J. Ou, J. Rudell,T. Weigan

26、dt, J. Weldon and P. Gray, High integrationCMOS RF transceivers, in: Proc. of the Workshop on Advances in Analog CircuitDesign (April 1996).2 J.C. Candy and G.C. Temes, eds., Oversampling Delta Sigma Data Converters (IEEE Press, New York, 1991). J. Craninckx and M. Steyaert, A 1.8-GHz low-phase-nois

27、e voltage controlled oscillator with prescaler, in:ISSCC Dig.of Tech. Papers (San Francisco, February 1995) pp. 266-267.4 WF. Egan, Frequency Synthesis by Phase Lock (Wiley, New York, 1981).5 B. Goldberg, Generate precise RF signals with phase-locked loops, Microwaves and Radio Frequency (July 1996)

28、107-111.6 V. Manassewitsch, Frequency Synthesizers (Wiley, New York, 1980).7 B. Miller and R.J. Conley, A multiple modulator fractional divider, IEEE Trans. on Instrumentation andMeasurement 40(3) (June 1991)578-583.8 B. Razavi, A study of phase noise in CMOS oscillators, IEEE J. Solid-State Circuit

29、s 31(March 1996) 331343.9 B. Razavi, K.F. Lee and R.H. Yan, Design of high-speed, lowpower frequency dividers and phase-locked loops in deepsubmicron CMOS, IEEE J. Solid-State Circuits 30(2) (February 1995) 101-109.10 T.A.D. Riley and M.A. Copeland, A simplified continuous phase modulator technique,

30、 IEEE Trans. on Circuits andSystems 41(May 1994) 321-328.11 TAD. Riley, M.A. Copeland and T.A. Kwasniewski, Delta-sigma modulation in fractional-V frequency synthesis,IEEE J. Solid-State Circuits 28(5) (May 1993) 553-559.12 U.L. Rohde,Digital PLL Frequency Synthesizers (Prentice-Hall, Englewood Clif

31、fs, NJ, 1983).13 M. Steyaert, M. Borremans, J. Craninckx, J. Crols, J. Janssens and P. Kinget, RF CMOS design, some untold pitfalls, in: Proc. of the Workshop on Advances in Analog Circuit Design (April 1996).14 M. Thamsirianunt and T.A. Kwasniewski, A 1.2 _m CMOS implementation of a low-power 900-M

32、Hz mobile radio努埃尔马尔克斯于1967年出生在葡萄牙托马尔。他于1990年获得计算机工程学士 学位和在1992年技术物理硕士学位，都是是在葡萄牙科英布拉的学院科学技术大学。1992年，他成为研究大学物理系助理于葡萄牙科英布拉。他自1994年比利时鲁汶, ESAT-云母实验室获得该大学的博士学位。他目前的研究兴趣是在分析，仿真，设计高AS性能的调制器的测试。米希尔S.J.斯图亚特于1959年出生在比 利时Aalst。他获得电气机械工程硕士学位和电 子博士学位在天主教大学电子程度比利时鲁汶， Heverlee （K.U.鲁汶），分别于 1983 年和 1987 年。从1983年到1

33、986年，他获得一个IWN0L金 （比利时全国Fundation工业研究院）让他作为 研究助理工作抗原ESAT实验室在K.U.鲁汶。他 在1987年负责在模拟微领域的几个工业项目电 路在抗原ESAT实验室一个IW0NL项目研究员。 在1988年，他在洛杉矶加州大学客座助理教授。 在1989年，他被任命为NFW0副研究员，作为NFWO高级研究员于1992年，在1996年作为一 个NFWOK.U.在ESAT实验室，研究室主任鲁汶， 他在哪里自1990年以来一直是副教授。他目前 的研究兴趣在高性能和高频率的模拟集成电路 电信系统和模拟信号处理。教授Steyaert获得1990年欧洲固态电路会议最佳论文奖，1995年ISSCC上盘后奖，并在1991年NFWO阿尔卡特贝 尔电话集成电路创新工作奖电信。