Verilog-HDL数字集成电路设计原理与应用--第3章课件

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1、1第3章 Verilog HDL程序设计语句和描述方式 3.1 数据流建模3.2 行为级建模 3.3 结构化建模 本章小结2在线教务辅导网：在线教务辅导网：http:/教材其余课件及动画素材请查阅在线教务辅导网教材其余课件及动画素材请查阅在线教务辅导网QQ:349134187 或者直接输入下面地址：或者直接输入下面地址：http:/3在数字电路中，输入信号经过组合逻辑电路传到输出时类似于数据流动，而不会在其中存储。可以通过连续赋值语句这种特性进行建模，这种建模方式通常被称为数据流建模。3.1 数数据据流流建建模模4Verilog HDL语言中的数据流建模方式是比较简单的行为建模，它只有一种描述

2、方式，即通过连续赋值语句进行逻辑描述。最基本的语句是由assign关键词引导的。对于连续赋值语句，只要输入端操作数的值发生变化，该语句就重新计算并刷新赋值结果，通常可以使用连续赋值语句来描述组合逻辑电路，而不需要用门电路和互连线。连续赋值的目标类型主要是标量线网和向量线网两种，标量线网如“wire a,b;”，向量线网如“wire 3:0a,b;”。连续赋值语句只能用来对连线型变量进行驱动，而不能对寄存器型变量进行赋值，它可以采取显式连续赋值语句和隐式连续赋值语句两种赋值方式。51.显式连续赋值语句显式连续赋值语句显式连续赋值语句的语法格式如下：；assign#=Assignment expr

3、ession；这种格式的连续赋值语句包含两条语句：第一条语句是对连线型变量进行类型说明的语句；第二条语句是对这个连线型变量进行连续赋值的赋值语句。赋值语句是由关键词assign引导的，它能够用来驱动连线型变量，而且只能对连线型变量进行赋值，主要用于对wire型变量的赋值。62.隐式连续赋值语句隐式连续赋值语句隐式连续赋值语句的语法格式如下：#=assignment expression；这种格式的连续赋值语句把连线型变量的说明语句以及对该连线型变量进行连续赋值的语句结合到同一条语句内。利用它可以在对连线型变量进行类型说明的同时实现连续赋值。7上述两种格式中：“net_declaration(连

4、线型变量类型)”可以是除了trireg类型外的任何一种连线型数据类型。“range(变量位宽)”指明了变量数据类型的宽度，格式为msb:lab，缺省时为1位。8“drive_strength(赋值驱动强度)”是可选的，它只能在“隐式连续赋值语句”格式中指定。它用来对连线型变量受到的驱动强度进行指定。它是由“对1驱动强度”和“对0驱动强度”两项组成的，驱动强度的概念在上一章的数据类型中已经说明，比如语句“wire(weak0，strong1)out=in1&in2；”内的“(weak0，strong1)”就表示该语句指定的连续赋值对连线型变量“out”的驱动强度是：赋“0”值时的驱动强度为“弱(

5、weak)”，而赋“1”值时的驱动强度为“强(strong)”。如果在格式中缺省了“赋值驱动强度”这一项，则驱动强度默认为(strong1，strong0)。9“delay(延时量)”项也是可选的，它指定了赋值表达式内信号发生变化时刻到连线型变量取值被更新时刻之间的延时时间量。其语法格式如下：#(delay1，delay2，delay3)其中，delay1、delay2、delay3都是一个数值，其中的“delay1”指明了连线型变量转移到“1”状态时的延时值(称为上升延时)；“delay2”指明了连线型变量转移到“0”状态时的延时值(称为下降延时)；“delay3”指明了连线型变量转移到“高

6、阻Z”状态时的延时值(称为关闭延时)。10例3.1-1 显式连续赋值语句举例。module example1_assignment(a,b,m,n,c,y);input3:0 a,b,m,n;output3:0 c,y;wire3:0 a,b,m,n,c,y;assign y=m|n;assign#(3,2,4)c=a&b;endmodule11该例中包含了两个显式赋值语句，分别用来实现组合逻辑中的“或”和“与”逻辑，其赋值目标是连线型变量c和y，它们的位宽都为4位。连续赋值语句指定用表达式“m|n”和“a&b”的取值分别对连线型变量y和c进行连续驱动。其中，“assign y=m|n;”没有

7、指定延时量；而“assign#(3,2,4)c=a&b;”指定的延时量为“(3,2,4)”，它指明了从信号a或b发生变化时刻到变量c被更新时刻之间的延时时间量，即上升延时为3个时间单位，下降延时为2个时间单位，关闭延时为4个时间单位。12由于是显式赋值语句，因此并未出现“驱动强度”这一项，所以连线型变量y和c受到的驱动强度默认都是“(strong1，strong0)”。例3.1-2 隐式连续赋值语句的举例。module example2_assignment(a,b,m,n,c,y,w);input3:0 a,b,m,n;output3:0 c,y,w;13 wire3:0 a,b,m,n;w

8、ire3:0 y=m|n;wire3:0#(3,2,4)c=a&b;wire(strong0,weak1)3:0#(2,1,3)w=(ab)&(mn);endmodule由该例可以看出，在对y和c这两个变量进行隐式赋值后，其实现的组合逻辑功能与例3.1-1当中的显式赋值语句所实现的功能相同。14另外，在对变量w进行隐式赋值时多了一个驱动强度的定义，对于变量w：赋“0”值时的驱动强度较强，为strong；赋“1”值时的驱动强度较弱，为weak。比如，当0和1共同驱动变量w时，由于0定义的驱动强度较强，所以w为0。153.连续赋值语句使用中的注意事项连续赋值语句使用中的注意事项(1)赋值目标只能是

9、线网类型(wire)；(2)在连续赋值中，只要赋值语句右边表达式任何一个变量有变化，表达式立即被计算，计算的结果立即赋给左边信号(若没有定义延时量)；(3)连续赋值语句不能出现在过程块中；(4)多个连续赋值语句之间是并行关系，因此与位置顺序无关。16(5)连续赋值语句中的延时具有硬件电路中惯性延时的特性，任何小于其延时的信号变化脉冲都将被滤除掉，不会出现在输出端口上。17Verilog HDL支持设计者从电路外部行为的角度对其进行描述，因此行为级建模是从一个层次很高的抽象角度来表示电路的。其目标不是对电路的具体硬件结构进行说明，它是为了综合以及仿真的目的而进行的。在这个层次上设计数字电路更类似

10、于使用一些高级语言(如C语言)进行编程，而且Verilog HDL行为级建模的语法结构与C语言也非常相似。Verilog HDL提供了许多行为级建模语法结构，为设计者的使用提供了很大的灵活性。3.2 行为级建模行为级建模18行为描述常常用于复杂数字逻辑系统的顶层设计中，也就是通过行为建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系通过行为模块的仿真加以验证。这样就能把一个大的系统合理地分解为若干个较小的子系统，然后再将每个子系统用可综合风格的Verilog HDL模块(门级结构或RTL级、算法级、系统级的模块)加以描述。同时行为建模也可以用来生成仿真测试信号，对已设计的模块

11、进行检测。19图3.2-1 Verilog HDL行为描述中模块的构成框架20表3.2-1 Verilog HDL行为描述语句及其可综合性213.2.1 过程语句过程语句 Verilog HDL中过程块是由过程语句所组成的。过程语句有两种，分别是initial过程语句和always过程语句。1initial过程语句过程语句initial过程语句的语法格式为：initialbegin语句1；语句2；22语句n；endinitial过程块在进行仿真时从模拟0时刻开始执行，它在仿真过程中只执行一次，在执行完一次后该initial过程块就被挂起，不再执行。如果一个模块中存在多个initial过程块，则

12、每个initial过程块都是同时从0时刻开始并行执行的。initial过程块内的多条行为语句可以是顺序执行的，也可以是并行执行的。23Initial过程语句通常用于仿真模块中对激励向量的描述，或用于给寄存器变量赋初值。例3.2-1 用initial过程语句对变量A、B、C进行赋值。module initial_tb1；reg A,B,C;initial begin A=0;B=1;C=0;#100 A=1;B=0;#100 A=0;C=1;24#100 B=1;#100 B=0;C=0;endendmodule在ModelSim仿真环境下的仿真结果如图3.2-2所示。25图3.2-2 例3.2

13、-1中initial语句赋值波形262always过程语句过程语句从语法描述角度而言，相对于initial过程语句，always过程语句的触发状态是一直存在的，只要满足always后面的敏感事件列表，就执行语句块。其语法格式是：always()语句块;其中，敏感事件列表就是触发条件，只有当触发条件满足时，其后的语句块才能被执行。即当该列表中变量的值改变时，就会引发块内语句的执行。因此，敏感信号列表中应列出影响块内取值的所有信号。若有两个或两个以上信号，则它们之间可以用“or”连接，也可以用逗号“,”连接。敏感信号可以分为两种类型：27一种为边沿敏感型，一种为电平敏感型。对于时序电路，事件通常是

14、由时钟边沿触发的。为表达边沿这个概念，Verilog HDL提供了posedge和negedge两个关键字分别描述信号的上升沿和下降沿。例如：(a)/当信号a的值发生改变时(a or b)/当信号a或信号b的值发生改变时(posedge clock)/当clock的上升沿到来时(negedge clock)/当clock的下降沿到来时(posedge clk or negedge reset)/当clk的上升到来或reset信号的下降沿到来时283过程语句使用中的注意事项过程语句使用中的注意事项过程语句具有很强的功能，Verilog HDL大多数高级程序语句都是在过程中使用。它既可以描述时序逻

15、辑电路也可以描述组合逻辑电路。采用过程语句进行程序设计时，Verilog HDL有一定的设计要求和规范。在信号的定义形式方面，无论是对时序逻辑电路还是对组合逻辑电路进行描述，Verilog HDL要求在过程语句(initial和always)中，被赋值信号必须定义为“reg”类型。29在敏感事件列表方面，这是Verilog HDL语言中的一个关键性设计，如何选取敏感事件作为过程的触发条件，在Verilog HDL程序中有一定的设计要求：(1)采用过程语句对组合电路进行描述时，需要把全部的输入信号列入敏感信号列表。(2)采用过程语句对时序电路进行描述时，需要把时间信号和部分输入信号列入敏感信号列

16、表。30例3.2-2 用initial语句产生测试信号。module initial_tb2；reg S1;/被赋值信号定义为“reg”类型initialbeginS1=0;#100S1=1;#200S1=0;#50S1=1;#100$finish;endendmodule31例3.2-3 用always语句描述4选1数据选择器。4选1数据选择器是一种典型的组合逻辑电路，其Verilog HDL程序代码如下：module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input1:0 sel;reg out;/

17、被赋值信号定义为“reg”类型always(in0 or in1 or in2 or in3 or sel)/敏感信号列表32 case(sel)2b00:out=in0;2b01:out=in1;2b10:out=in2;2b11:out=in3;default:out=2bx;endcaseendmodule上例是一个always块引导的电平触发事件。只要任意时刻有一个敏感信号列表里的信号发生变化都会执行后面的case语句。33例3.2-4 用always语句描述同步置数、同步清零计数器。module counter1(out,data,load,reset,clk);output7:0

18、out;input7:0 data;input load,clk,reset;reg7:0 out;always(posedge clk)/clk上升沿触发 begin if(!reset)out=8h00;/同步清零，低电平有效34 else if(load)out=data;/同步置数 else out=out+1;endendmodule例中，posedge clk表示以时钟信号clk的上升沿作为触发条件，而敏感信号表达式中没有列出输入信号load、reset，这是因为它们是同步置数、同步清零，这些信号要起作用，必须等待时钟的上升沿到来。35例3.2-5 用always过程语句描述异步清

19、零计数器。module counter2(clear,clk,out);output7:0 out;input clk,clear;reg7:0 out;always(posedge clk or negedge clear)/clk上升沿和clear低电平清零有效 begin if(!clear)/异步清零 out=0;36 else out=out+1;endendmodule例中，敏感事件列表中有posedge clk和negedge clear两个敏感事件。当negedge clear出现时过程语句也会执行，这是对异步电路的一种直观描述，Verilog HDL综合工具将会把这个代码综合

20、成异步清零的电路，所选择的器件和连接关系与例3.2-4的结果完全不同。373.2.2 语句块语句块在Verilog HDL过程语句的使用中，当语句数超过一条时，需要采用语句块。语句块就是由块标识符begin-end或fork-join界定的一组行为描述语句。语句块就相当于给块中的这组行为描述语句进行打包处理，使之在形式上与一条语句相一致。语句块的具体功能是通过语句块中所包含的描述语句的执行而得以实现的。当语句块中只包含一条语句时，可以直接写这条语句，此时块标识符可以缺省。38语句块包括串行语句块(begin-end)和并行语句块(fork-join)两种。1.串行语句块串行语句块串行语句块采用

21、的是关键字“begin”和“end”，其中的语句按串行方式顺序执行，可以用于可综合电路程序和仿真测试程序。其语法格式是：begin:块名块内声明语句；39语句1；语句2；语句n；end其中，块名即该块的名字，当块内有变量时必须有块名，否则在编译时将出现语法错误。块内声明语句是可选的，可以是参数说明语句、integer型变量声明语句、reg型变量声明语句、time型变量声明语句和事件(event)说明语句。40串行语句块的特点：(1)串行语句块中的每条语句依据块中的排列次序逐条执行。块中每条语句给出的延迟时间都是相对于前一条语句执行结束的相对时间。(2)串行语句块的起始执行时间就是串行语句块中第

22、一条语句开始执行的时间；串行语句块的结束时间就是块中最后一条语句执行结束的时间。412.并行语句块并行语句块并行语句块采用的是关键字“fork”和“join”，其中的语句按并行方式执行，只能用于仿真测试程序，不能用于可综合电路程序。其语法格式是：fork:块名块内声明语句；语句1；语句2；42语句n；join并行语句块的特点：(1)块内语句是同时执行的，即程序流程控制一进入到该并行语句块，块内语句则同时开始执行。(2)块内每条语句的延迟时间是相对于程序流程控制进入到块内的仿真时间的。433.语句块的使用语句块的使用例3.2-6 分别采用串行语句块和并行语句块产生图3.2-3中的信号波形。44图

23、3.2-3 信号波形图45(1)采用串行语句块的Verilog HDL仿真程序代码：module wave_tb1;reg wave;parameter T=10;initial beginwave=0;#Twave=1;#Twave=0;46#Twave=1;#Twave=0;#Twave=1;endendmodule(2)采用并行语句块的Verilog HDL仿真程序代码：module wave_tb2;reg wave;parameter T=10;initial47 fork wave=0;#Twave=1;#(2*T)wave=0;#(3*T)wave=1;#(4*T)wave=0;

24、#(5*T)wave=1;joinendmodule48从该例子可以看到，采用串行语句块和并行语句块都可以产生相同的测试信号，具体采用哪种语句进行设计主要取决于设计者的习惯。需要说明的是，在对于电路的描述性设计中，部分综合工具不支持并行语句块，因此主要采用串行语句块进行设计。49表3.2-2 串行语句块和并行语句块的对比503.2.3 过程赋值语句过程赋值语句过程块中的赋值语句称为过程赋值语句。过程性赋值是在initial语句或always语句内的赋值，它只能对寄存器数据类型的变量赋值。对于多位宽的寄存器变量(矢量)，还可以只对其中的某一位或某几位进行赋值。对于存储器类型的，则只能通过选定的地

25、址单元，对某个字进行赋值。还可以将前述各类变量用连接符拼接起来，构成一个整体作为过程赋值语句的左端。51过程赋值语句有阻塞赋值语句和非阻塞赋值语句两种。1.阻塞赋值语句阻塞赋值语句阻塞赋值语句的操作符号为“=”，其语法格式是：变量=表达式；例如：b=a;当一个语句块中有多条阻塞赋值语句时，如果前面的赋值语句没有完成，则后面的语句就不能被执行，仿佛被阻塞了一样，因此称为阻塞赋值方式。52阻塞赋值语句的特点：(1)在串行语句块中，各条阻塞赋值语句将按照排列顺序依次执行；在并行语句块中的各条阻塞赋值语句则同时执行，没有先后之分。(2)执行阻塞赋值语句的顺序是，先计算等号右端表达式的值，然后立刻将计算

26、的值赋给左边的变量，与仿真时间无关。532.非阻塞赋值语句非阻塞赋值语句非阻塞赋值语句的操作符号为“=”，其语法格式是：变量=表达式；例如：b=a;如果在一个语句块中有多条非阻塞赋值语句，则后面语句的执行不会受到前面语句的限制，因此称为非阻塞赋值方式。非阻塞赋值语句的特点：54(1)在串行语句块中，各条非阻塞赋值语句的执行没有先后之分，排在前面的语句不会影响到后面语句的执行，各条语句并行执行。(2)执行非阻塞赋值语句的顺序是，先计算右端表达式的值，然后等待延迟时间的结束，再将计算的值赋给左边的变量。阻塞赋值语句和非阻塞赋值语句可以用于数字逻辑电路设计和测试仿真程序中。在数字逻辑电路设计中，阻塞

27、赋值语句和非阻塞赋值语句对于电路的描述差别很大。使用不同的赋值语句，产生的电路可能差异很大。55例3.2-7 试分析下面两段Verilog HDL程序所描述的电路结构。程序(1)：module block1(din,clk,out1,out2);input din,clk;output out1,out2;reg out1,out2;always(posedge clk)begin56out1=din;out2=out1;endendmodule程序(2)：module non_block1(din,clk,out1,out2);input din,clk;output out1,out2;r

28、eg out1,out2;57always(posedge clk)beginout1=din;out2=out1;endendmodule58在这两个程序中，基本描述相同，不同的是程序(1)采用了阻塞赋值语句，而程序(2)采用了非阻塞赋值语句。在执行阻塞赋值语句的过程中，din的值先传给out1，然后out1的值再传给out2，等价于：out1=din;out2=din;因此，程序(1)描述了一个寄存器，其电路结构如图3.2-4所示。59图3.2-4 程序(1)的电路结构60在执行非阻塞赋值语句的过程中，din的值传给out1，同时out1的值传给out2。因此，程序(2)描述了2个寄存器，

29、其电路结构如图3.2-5所示。61图3.2-5 程序(2)的电路结构62如果采用阻塞赋值语句描述图3.2-5所示电路，则其Verilog HDL 程序代码是：module block2(din,clk,out1,out2);input din,clk;output out1,out2;reg out1,out2;always(posedge clk)beginout2=out1;63out1=din;endendmodule可以看到，这两种赋值语句在Verilog HDL程序设计中的方式是不一样的，因此在使用时要仔细考虑电路的结构，选用合适的赋值方式。再举一个较为复杂的例子，帮助进一步理解阻塞

30、赋值语句和非阻塞赋值语句的使用技巧。64例3.2-8 试分析下面两段Verilog HDL程序所描述的电路结构。程序(1)：module block3(a,b,c,clk,sel,out);input a,b,c,clk,sel;output out;reg out,temp;always(posedge clk)begin65temp=a&b;if(sel)out=temp|c;elseout=c;endendmodule程序(2)：module non_block2(a,b,c,clk,sel,out);input a,b,c,clk,sel;output out;reg out,temp

31、;66always(posedge clk)begintemp=a&b;if(sel)out=temp|c;elseout=c;endendmodule67程序(1)和程序(2)分别采用了阻塞赋值语句和非阻塞赋值语句，所对应的电路分别如图3.2-6和图3.2-7所示。程序(2)采用非阻塞赋值语句，实际上产生的是两级流水线的设计。虽然采用这两种语句的逻辑功能相同，但是电路的时序和形式差异很大，这一点也是初学者应该注意的地方。68图3.2-6 程序(1)的电路结构69图3.2-7 程序(2)的电路结构703.2.4 连续赋值语句连续赋值语句连续赋值是过程性赋值的一种方式，可以在always和ini

32、tial过程语句中对连线型和寄存器型变量类型进行赋值操作。在Verilog HDL中，连续赋值语句有两种类型：赋值、重新赋值语句(assign、deassign)和强制、释放语句(force、release)。值得注意的是，连续赋值不能够对寄存器型变量进行位操作，例如“assign c1=1;”语句将会出现错误。711.赋值语句和重新赋值语句赋值语句和重新赋值语句赋值语句和重新赋值语句采用的关键字是“assign”和“deassign”，语法格式分别是：assign =；和deassign；赋值语句只能用于对寄存器型变量赋值，而不可用于对连线型变量赋值；重新赋值语句用于释放assign对寄存器

33、型变量的连续赋值，作用后，该寄存器变量仍将保持deassign语句执行前的原有取值。也就是说，使用assign给寄存器型变量赋值之后，这个值将一直保持在这个寄存器上，直至遇到deassign。72例3.2-9 使用assign和deassign设计异步清零D触发器。module assign_dff(d,clr,clk,q);input d,clr,clk;output q;reg q;always(clr)begin if(!clr)73 assign q=0;/时钟沿到来时，d的变化对q无效 else deassign q;endalways(negedge clk)q=d;endmodu

34、le74该例中，如果clr为0，则assign赋值语句使q清0。此时，不管时钟和d如何变化，对q都没有影响。如果clr变为1，deassign重新赋值语句被执行；这就使得assign强制赋值方式被取消，以后clk将能够对q产生影响。对于deassign语句，是一条撤销连续赋值的语句。执行后，原来由assign语句对变量进行的连续赋值操作将失效，寄存器变量被连续赋值的状态将解除。752.强制语句和释放语句强制语句和释放语句强制语句和释放语句采用的关键字是“force”和“release”，可以对连线型和寄存器型变量进行赋值操作，“force”语句的优先级高于“assign”语句。语法格式分别是：

35、force =；和release；当force语句对寄存器型变量赋值时，变量的当前值被force覆盖，因而限制了其它驱动源的作用，76直至遇到release(释放语句，作用类似于deassign)语句，变量才可以被释放，被重新赋值。这种语句主要用于Verilog HDL仿真测试程序中，便于对某种信号进行临时性的赋值和测试。77例3.2-10 force和release使用例程。module force_release(a,b,out);input a,b;output out;wire out;and#1(out,a,b);initial begin78 force out=a|b;#5;re

36、lease out;endendmodulemodule release_tb;reg a,b;wire out;force_release U1(a,b,out);79 initial begin a=1;b=0;endendmodule例中force语句是对连线型变量out进行赋值操作，在执行测试模块时，在0时刻，主模块中的门级模块(两输入与门)的引用语句和initial语句同时执行，所以force语句强制生效，因此，out的值为1(out=a|b)，而不是0(out=a&b)；在第5时间单位时刻，80由于执行release语句，因此中止了force语句的连续赋值作用，此时恢复了门级模块的

37、引用，out的值为0(out=a&b)。813.2.5 条件分支语句条件分支语句Verilog HDL的条件分支语句有两种：if条件分支语句和case条件分支语句。1if条件分支语句条件分支语句if条件分支语句就是判断所给的条件是否满足，然后根据判断的结果来确定下一步的操作。条件语句只能在initial和always语句引导的语句块(begin-end)中使用，模块的其它部分都不能使用。if条件分支语句有三种形式：82形式1：if(条件表达式)语句块；形式2：if(条件表达式)语句块1；else语句块2；形式3：if(条件表达式1)83语句块1；elseif(条件表达式2)语句块2；elsei

38、f(条件表达式i)语句块i；else语句块n；84形式1中，当条件表达式成立(逻辑值为1)时，执行后面的语句块；当条件表达式不成立时后面的语句块不被执行。例如：if(ab)out=din;表示当ab时，out为din。形式2中，当条件表达式成立时，执行后面的语句块1，然后结束条件语句的执行；当条件表达式不成立时，执行else后面的语句块2，然后结束条件语句的执行。85例3.2-11 if-else使用例程(1)。module mux2_1(a,b,sel,out);input a,b,sel;output out;reg out;always(a,b,sel)beginif(sel)out=a

39、;elseout=b;endendmodule86当sel为真(1)时，输出端out得到a的值；当sel为假(0)时，输出端out得到b的值。这是一个典型的二选一的数据选择器。形式3是多路选择控制，执行的过程是：首先判断条件表达式1，若为真则执行语句块1，若为假则继续判断条件表达式2，然后再选择是否执行语句块2，依此类推。从条件表达式1到条件表达式n的排列顺序，可以看出这种形式的条件语句是分先后次序的，本身隐含着一种优先级关系。在实际使用中，有时就需要利用这一特性来实现优先级控制，但有时则要注意避免它给不需要优先级的电路设计带来的影响。87例3.2-12 if-else使用例程(2)。modu

40、le compare_a_b(a,b,out);input a,b;output 1:0out;reg 1:0out;always(a,b)beginif(ab)out=2b01;else if(a=b)out=2b10;88elseout=2b11;endendmodule该例中，首先判断a是否大于b，然后判断a是否等于b，蕴含了优先级的特性，这种特性会在综合后的电路中体现出来。在if语句中允许一个或多个if语句的嵌套使用，其语法格式是：if(条件表达式1)if(条件表达式2)/内嵌的if语句语句块1；89else 语句块2；elseif(条件表达式3)/内嵌的if语句语句块3；else 语

41、句块4；注意，三种形式的if语句在if后面都有“表达式”，一般为逻辑表达式或关系表达式。系统对表达式的值进行判断，若为0、x、z，则按“假”处理；若为1，则按“真”处理，执行指定的语句块。例如：90if(a)等价于 if(a=1)if(!a)等价于 if(a!=1)912case条件分支语句条件分支语句相对于if语句只有两个分支而言，case语句是一种可实现多路分支选择控制的语句，比if-else条件语句更为方便和直观。一般的，case语句多用于多条件译码电路设计，如描述译码器、数据选择器、状态机及微处理器的指令译码等。case语句的语法格式是：case(控制表达式)值1：语句块1值2：语句块

42、292值n：语句块ndefault：语句块n+1endcasecase语句的执行过程是：当case语句中控制表达式的值与值1相同时，执行语句块1；当控制表达式的值与值2相同时，执行语句块2；依此类推，如果控制表达式的值与上面列出的值1到值n都不相同，则执行default后面的语句块n+1。93当用case语句对控制表达式和其后的值进行比较时，必须是一种全等比较，必须保证两者的对应位全等。case分支语句的真值表如表3.2-3所示。94表3.2-3 case分支语句的真值表95注意：(1)值1到值n必须各不相同，一旦判断到与某值相同并执行相应语句块后，case语句的执行便结束。(2)如果某几个连

43、续排列的值项执行的是同一条语句，则这几个值项间可用逗号间隔，而将语句放在这几个值项的最后一项中。(3)default选项相当于if-else语句中的else部分，可依据需要用或者不用，当前面已经列出了控制表达式的所有可能值时，default可以省略。(4)case语句的所有表达式的值的位宽必须相等，因为只有这样，控制表达式和分支表达式才能进行对应位的比较。96例3.2-13 用case语句描述BCD数码管译码。module BCD_decoder(out,in);output6:0out;input3:0in;reg 6:0out;always(in)begin case(in)4d0:out

44、=7b1111110;974d1:out=7b0110000;4d2:out=7b1101101;4d3:out=7b1111001;4d4:out=7b0110011;4d5:out=7b1011011;4d6:out=7b1011111;4d7:out=7b1110000;4d8:out=7b1111111;4d9:out=7b1111011;98default:out=7bx;endcaseendendmoduleBCD数码管及其真值表如图3.2-8所示。在使用case语句时，应包含所有的状态，如果未包含完全，那么缺省项必须写出，否则将产生锁存器，这在同步时序电路设计中是不允许的。99图

45、3.2-8 BCD数码管及其真值表100例3.2-14 case语句的使用例程。程序(1)：会产生锁存器的case语句。module latch_case(a,b,sel,out);input a,b;input 1:0sel;output out;reg out;always(a,b,sel)case(sel)2b00:out=a;101 2b11:out=b;endcaseendmodule程序(2)：不会产生锁存器的case语句。module non_latch_case(a,b,sel,out);input a,b;input 1:0sel;output out;reg out;alw

46、ays(a,b,sel)102 case(sel)2b00:out=a;2b11:out=b;default:out=0;endcaseendmodule除了case分支语句以外，还有casez、casex这两种功能类似的条件分支语句，相应的真值表如表3.2-4所示。103表3.2-3(a)casez分支语句的真值表 表3.2-4(b)casex分支语句的真值表104casez与casex语句是case语句的两种特殊形式，三者的表示形式完全相同，唯一的差别是三个关键词case、casez、casex的不同。在casez语句中，如果比较的双方(控制表达式与值项)有一边的某一位的值是z，那么这一位

47、的比较就不予考虑，即认为这一位的比较结果永远是真，因此只需关注其它位的比较结果。而在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较的双方(控制表达式与值项)有一边的某一位的值是z或x，那么这一位的比较就不予考虑。1053.2.6 循环语句循环语句Verilog HDL中规定了四种循环语句，分别是forever、repeat、while和for循环语句。与条件分支语句一样，循环语句也是一种高级程序语句，多用于测试仿真程序设计。1forever循环语句循环语句关键字“forever”所引导的循环语句表示永久循环。在永久循环中不包含任何条件表达式，只执行无限循环，直至遇到系统任

48、务$finish。如果需要从forever循环中退出，则可以使用disable语句。forever语句的语法格式是：106forever 语句或语句块；forever循环语句连续不断地执行后面的语句或语句块，常用来产生周期性的波形，作为仿真激励信号。它与always语句的不同之处在于不能独立写在程序中。forever语句一般用在initial过程语句中，如果在forever语句中没有加入时延控制，forever语句将在0时延后无限循环下去。107例3.2-15 用 forever语句产生时钟信号。module forever_tb;reg clock;initialbegin clock=0;

49、forever#50 clock=clock;endendmodule1082repeat循环语句循环语句关键字“repeat”所引导的循环语句表示执行固定次数的循环，其语法格式是：repeat(循环次数表达式)语句或语句块(循环体)；其中，“循环次数表达式”用于指定循环次数，它必须是一个常数、一个变量或者一个信号。如果循环次数是变量或者信号，则循环次数是循环开始执行时变量或者信号的值，而不是循环执行期间的值。109repeat循环语句的执行过程为：先计算出循环次数表达式的值，并将它作为循环次数保存起来；接着执行后面的语句块(循环体)，语句块执行结束后，将重复执行次数减去一次，再接着重新执行下

50、一次的语句块操作，如此重复，直至循环执行次数被减为0时，结束整个循环过程。110例3.2-16 使用repeat循环语句产生固定周期数的时钟信号。module repeat_tb;reg clock;initialbegin clock=0;repeat(8)clock=clock;endendmodule111例中，循环体所预先制定的循环次数为8次，相应产生4个时钟周期信号。1123while循环语句循环语句关键字“while”所引导的循环语句表示的是一种“条件循环”。while语句根据条件表达式的真假来确定循环体的执行，当指定的条件表达式取值为真时才会重复执行循环体，否则就不执行循环体，其

51、语法格式是：while(条件表达式)语句或语句块；其中，“条件表达式”表示循环体得以继续重复执行时必须满足的条件，它常常是一个逻辑表达式。在每一次执行循环体之前都要对这个条件表达式是否成立进行判断。113while循环语句的执行过程可以描述为：先判断条件表达式是否为真，如果是，则执行后面的语句，接着再回来判断条件表达式是否仍为真，只要是真，再执行语句，直至某一次执行完语句后，判断出条件表达式的值为非真时，结束循环过程。为保证循环过程的正常结束，通常在循环体内部必定有一条语句用以改变条件表达式的值。114例3.2-17 使用while语句产生时钟信号。module while_tb;reg cl

52、ock;initialbegin clock=0;while(1)#50clock=clock;endendmodule1154for循环语句循环语句关键字“for”所引导的循环语句也表示一种“条件循环”，只有在指定的条件表达式成立时才进行循环，其语法格式是：for(循环变量赋初值；循环结束条件；循环变量增值)语句块；for语句的执行过程是：先给“循环变量赋初值”，然后判断“循环结束条件”，若其值为真，则执行for循环语句中指定的语句块，然后进行“循环变量增值”操作，这一过程进行到循环结束条件满足时，for循环语句结束。116例3.2-18 使用for语句产生时钟信号。module for_c

53、lk;reg clk;integer i;initial begin clk=0;for(i=0;i=0;i=i+1)#50 clk=clk;endendmodule117应该说明的是，循环语句也可以用于可综合电路的设计，当采用循环语句进行计算和赋值的描述时，可以综合得到逻辑电路。118例3.2-19 用Verilog HDL语言设计一个8位移位寄存器。程序(1)：采用赋值语句实现。module shift_regist1(Q,D,rst,clk);output 7:0 Q;input D,rst,clk;reg 7:0 Q;always(posedge clk)if(!rst)Q=8b000

54、000;else Q=Q6:0,D;endmodule119程序(2)：采用for循环语句实现。module shift_regist2(Q,D,rst,clk);output 7:0 Q;input D,rst,clk;reg 7:0 Q;integer i;always(posedge clk)if(!rst)Q0;i=i-1)120 begin Qi=Qi-1;Q0=D;endendmodule121图3.2-9 例3.2-19综合后的结果122结构描述方式就是将硬件电路描述成一个分级子模块系统，通过逐层调用这些子模块构成功能复杂的数字逻辑电路和系统的一种描述方式。在这种描述方式下，组成

55、硬件电路的各个子模块之间的相互层次关系以及相互连接关系都需要得到说明。3.3 结结构构化化建建模模123由于任何硬件电路在结构上都是由一级级不同层次的若干功能单元组成的，所以结构描述方式很适合用来对电路的结构特点进行说明，这也是“结构描述方式”这种叫法的由来。结构描述方式的描述目标是电路的层次结构，组成硬件电路的各层功能单元将被描述成各个级别的子模块。124根据所调用子模块的不同抽象级别，可以将模块的结构描述方式分成如下三类：(1)模块级建模：通过调用由用户设计生成的低级子模块来对硬件电路结构进行说明，这种情况下的模块由低级模块的实例组成。(2)门级建模：通过调用Verilog HDL内部的基

56、本门级元件来对硬件电路的结构进行说明，这种情况下的模块由基本门级元件的实例组成。125(3)开关级建模：通过调用Verilog HDL内部的基本开关元件来对硬件电路的结构进行说明，这种情况下的模块由基本开关级元件的实例组成。1263.3.1 模块级建模模块级建模模块级建模就是通过调用由用户自己描述产生的module模块来对硬件电路结构进行说明，并设计出电路。上一章已经对模块的概念进行了说明，下面主要讲述如何调用模块进行模块级建模。模块级建模方式可以把一个模块看做由其它模块像积木一样搭建而成的。模块中被调用模块属于低一层次的模块，如果当前模块不再被其它模块所调用，那么这个模块一定是所谓的顶层模块

57、。在对一个硬件系统的描述中，必定有而且只能有一个顶层模块。1271模块调用方式模块调用方式在Verilog HDL中，模块可以被任何其它模块调用，这种调用实际上是将模块所描述的电路复制并连接。一个模块可以调用多个模块，这些模块可以是相同的，也可以是不同的，语法要求在于同一模块中被调用模块的实例名不同。模块调用的基本语法格式是：模块名 实例名(端口名列表)；128其中，“模块名”是在module定义中给定的模块名，它指明了被调用的是哪一个模块；“参数值列表”是可选项，它是将参数值传递给被调用模块实例中的各个参数；“实例名”是模块被调用到当前模块的标志，用来索引层次化模块建模中被调用模块的位置；“

58、端口名列表”是被调用模块实例各端口相连的外部信号。129例3.3-1 一个简单的模块调用的例子。module and_2(a,b,c);/2输入与门模块 input a,b;output c;assign c=a&b;endmodulemodule logic(in1,in2,q);/顶层模块 input in1,in2;output q;and_2 U1(in1,in2,q);/模块的调用endmodule130该例采用模块调用的方式实现了简单的逻辑运算，包括2个模块，其中第一个and_2是自定义的2输入与门模块，为底层模块；而第二个模块logic是顶层模块，用来调用and_2模块。其中“a

59、nd_2 U1(in1,in2,q);”是模块实例语句，实现对2输入模块的调用，采用的是端口的位置对应方式。其中in1、in2、q分别与2输入与门模块中的a、b、c相连接。如果同一个模块在当前模块中被调用几次，则需要用不同的实例名加以标识，但可在同一条模块调用语句中被定义，只要各自的实例名和端口名列表相互间用逗号隔开即可，其基本语法格式是：131模块名 实例名1(端口名列表1)，实例名2(端口名列表2)，实例名n(端口名列表n)；在上面的格式当中，“模块名”就是被调用的模块，“参数值列表”是可选项，“实例名”代表生成的模块实例，实例名必须各不相同，“端口名列表”指明了模块实例与外部信号的连接。

60、上面的整个实例语句实现了对模块的n次调用，将生成n个模块实例。132如在例3.3-1中，如果想调用更多的2输入与门实现更复杂的功能，可以使用如下的多条模块实例语句：and_2U1(a1,b1,out1),U2(a2,b2,out2),Un(an,bn,outn);当需要对同一个模块进行多次调用时，还可以采用阵列调用的方式对模块进行调用。阵列调用的语法格式如下：阵列左边界:阵列右边界()；133其中，“阵列左边界”和“阵列右边界”是两个常量表达式，用来指定调用后生成的模块实例阵列的大小。134例3.3-2 使用阵列调用方式的模块实例语句来进行结构描述。module AND(ina,inb,and

61、out);/基本的与门模块input ina,inb;output andout;assign andout=ina&inb;endmodulemodule ex_arrey(out,a,b);/顶层模块，用来调用与门模块135input15:0 a,b;output 15:0 out;wire 15:0 out;ANDAND_ARREY15:0(out,a,b);endmodule例中，“ex_arrey”模块是一个结构描述模块，该模块对“AND”子模块通过阵列调用方式进行调用。其中15:0定义了实例阵列的大小，它指明该实例阵列包括16个实例的调用。其中模块调用语句等价于如下几条语句：136

62、AND AND_ARREY15(out15,a15,b15);AND AND_ARREY1(out1,a1,b1);AND AND_ARREY0(out0,a0,b0);可以看出，通过采用阵列调用方式，可以极大地简化程序，节约资源，使程序结构一目了然。1372模块端口对应方式模块端口对应方式模块级建模方式中，被调用模块需要将模块的输入和输出信号连接到调用模块中。在Verilog HDL中有两种模块调用端口对应方式，即端口位置对应方式和端口名对应方式。1)端口位置对应方式端口位置对应方式是被调用的模块按照一定的顺序出现在端口连接表中的一种模块调用方式，其语法格式是：模块名 实例名(，)；138其

63、中，端口名列表中的这些信号将与所调用模块定义的端口依次连接，如信号名1与所调用模块端口列表中的第一个端口相连接，信号名2与所调用端口列表中的第二个端口相连接，依次类推。例3.3-3 采用模块结构建模方式用1 bit半加器构成1 bit全加器。module halfadder(a,b,s,c);/半加器模块input a,b;output c,s;assign s=ab;139 assign c=a&b;endmodulemodule fulladder(p,q,ci,co,sum);/全加器模块input p,q,ci;output co,sum;wire w1,w2,w3;halfadder

64、 U1(p,q,w1,w2);halfadder U2(ci,w1,sum,w3);or U3(co,w2,w3);endmodule140图3.3-1 由1 bit半加器构成的1 bit全加器电路141在模块实例引用语句中，halfadder是模块的名称，U1、U2是实例名称，并且端口是按照位置对应关联的。在第一个模块实例引用中，信号p与模块halfadder的端口a连接，信号q与端口b连接，信号w1与端口s连接，信号w2与端口c连接。第二个模块实例引用中的对应关系与第一个模块实例相似。若端口列表中的某一项的“信号名”缺省，则表示这一项所对应的模块端口未被连接(悬空)。在实际电路设计过程中，

65、常常需要将不需要使用的端口悬空，可通过缺省该信号名来实现。比如将上例中的模块实例语句改为以下的模块实例语句：142halfadder U1(p,q,w2);端口列表中第三项的信号名是缺省的，这种情况表明该项对应的模块端口(端口列表中的第三个端口s)是悬空的。1432)端口名对应方式端口名对应方式是Verilog HDL允许的另一种模块调用方式，其语法格式如下：模块名 实例名(.端口名1，.端口名2，.端口名n)；在这种方式中，模块定义时的端口名和调用时的实际连接信号名之间的一一对应关系被显式地表示出来。由于端口之间的对应关系已十分明确，因而这种情况下，调用时端口名的排列顺序可以随意改变。需要注

66、意的是，在模块引用时用“.”标明所调用模块定义的端口名。144例3.3-4 端口名对应的模块调用举例。module dff(d,clk,clr,q);/D触发器模块，是被调用的模块，属于底层模块input d,clk,clr;output q;reg q;always(posedge clk or negedge clr)beginif(!clr)145q=0;elseq=d;endendmodulemodule shifter_D(din,clock,clear,out);/顶层模块，用来调用底层模块input din,clock,clear;output 3:0out;146 dff U1(.q(out0),.d(din),.clk(clock),.clr(clear);dff U2(.q(out1),.d(out0),.clk(clock),.clr(clear);dff U3(.q(out2),.d(out1),.clk(clock),.clr(clear);dff U4(.q(out3),.d(out2),.clk(clock),.clr(clear);endmodule其模