六章采用中大规模集成电路的逻辑设计ppt课件

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1、采用SSI进展逻辑设计时，逻辑设计和元件选择是相互独立的，设计追求的目的是最小化，即尽量减少门和触发器的数量。采用MSI或LSI进展逻辑设计时，最小化也不再是追求的目的，由于一个器件内门和触发器的数量是确定的。这种设计方法的关键是以MSI和LSI器件的功能为根底，从设计要求的逻辑功能描画出发，合理地选用器件，充分利用器件本身所具有的功能，减少SSI器件和连线的数量。二进制并行加法器除能实现二进制加法运算外，还可实现代码转换、二进制减法运算，二进制乘法运算，十进制加法运算等功能。6.1iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBAGBAPCPCBACBACB

2、ACBACBASGCPCBACBACBACBAC11111111111 全加器的逻辑图全加器的逻辑图Ci-1SiAiBi&Ci=1&1=1PiGi11iiiiiiiCACBBACiiiiiiBAGBAPiiiiGCPC1 超前进位加法器超前进位加法器提高任务速度的途径：设法减小进位信号的传送时间提高任务速度的途径：设法减小进位信号的传送时间进位传送公式进位传送公式32312301231012332332120121012212210110110110100GGPGPPGPPPCPPPPGCPCGGPGPPCPPPGCPCGGPCPPGCPCGCPCBAGBAPBAGBAPiiiiiiiiiii

3、iP0G0C0S3S2S1S0A0 B0A1 B1A2 B2A3 B3全加器全加器全加器全加器C-1超前进位构成逻辑P1G1C1P2G2C2P3G3C-1C3&11&1&1&C3C-1C0C1C2A3B3=111&1&=1=1=1A1B1&1&A2B2&1&A0B0&1&S3S2S2S0例：例：用四位二进制并行加法器设计一个将用四位二进制并行加法器设计一个将8421BCD码转换成余码转换成余3码的代转换电路。码的代转换电路。余3码比8421码多3A4A3A2A1B4B3B2B1F4 F3 F2 F1余3码FC4C08421BCD码0011“0解：解：例：例：用四位二进制并行加法器设计一个用四位

4、二进制并行加法器设计一个四位二进制并行加法四位二进制并行加法/减法器。减法器。解：解：利用补码，将减法变为加法利用补码，将减法变为加法F4 F3 F2 F1FC4C0A4 A3 A2 A1B4 B3 B2 B1S4 S3 S2 S11111被加数(被减数)加数(减数)a4 a3 a2 a1b4 b3 b2 b1功能选择M和(差)例：例：用四位二进制并行加法器设计一个用余用四位二进制并行加法器设计一个用余3码表示的一位十进制数加法器。码表示的一位十进制数加法器。解：解：余余3码相加时无进位，结果要减码相加时无进位，结果要减3；有进；有进位，结果要加位，结果要加3。减。减3(0011)可以变为加可

5、以变为加13(1101)。A4A3A2A1B4B3B2B1F4 F3 F2 F1和数余3码FC4C0“1A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加数余3码加数余3码1进位输入III例：例：用四位二进制并行加法器设计一位用四位二进制并行加法器设计一位8421BCD码十进制数加法器。码十进制数加法器。解：解：8421BCD码相加时有进位或出现冗余码码相加时有进位或出现冗余码时，结果要加时，结果要加6调整。调整。A4A3A2A1B4B3B2B1F4 F3 F2 F1和数8421BCD码FC4C0“1A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加数842

6、1BCD码加数8421BCD码进位输入III&NoImageBABABABABABA)()()(函数表达式函数表达式BABABABABABABABABABABA)()()()()()(6.2 数值比较电路6.2函数表达式函数表达式BABAAABABA)()(一位比较器一位比较器(A=B)AB&(AB)(AB)&1BABABABBBA)()(BABABABABABA)()()(iiiiiiiiiiBABABBAABA)()()(3,2,1,0)(3,2,1,0)(iBABAiBABAiiiiiiii)()()()()()()()()()()()()()()()(00112233112233223

7、3330011223300112233BABABABABABABABABABABABABABABABABABABABABAIIO)()()()()()()()()()()()()()()()(001122331122332233330011223300112233BABABABABABABABABABABABABABABABABABABABABAIIO IOBABABABABABA)()()()()(00112233B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o 24 24位串行比较器位串行比较器B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(

8、AB)o0 1 0A0 A1 A2 A3B0 B1 B2 B3(AB)I(A=B)I(AB)oB0 B1 B2 B3B4 B5 B6 B7A4 A5 A6 A7A0 A1 A2 A3(AB)I(A=B)I(AB)oB0 B1 B2 B3B20B21B22B23A0 A1 A2 A3A20A21A22A23IIIVI输出输入 24 24位并行比较器位并行比较器010A0 A1 A2 A3B0 B1 B2 B3A40B4(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3输出输入VII(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3II(AB)I

9、(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3III(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3IV(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3V(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3B5 B6 B7 B8A5 A6 A7 A8A90B9B10B11B12B13A10A11A12A13A 1 4 0 B14B15B16B17B18A15A16A17A18A 1 9 0 B19B20B21B22B23A20A21A22A23译码器的功能是对具有特定含义的输入代码进展“翻译或“

10、识别，将其转换成相应的输出信号。6.3注：本表中的“代表0或1输入S1 S2S3 A2 A1 A0输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y711111111000000000100001111 00110011 01010101 0111111111 1011111111 1101111111 1110111111 1111011111 1111101111 1111110111 1111111011 0123012201210120AAAYAAAYAAAYAAAY0127012601250124AAAYAAAYAAAYAAAYG0G7G6G5G4G3G2G1GSSA0A1A2S13Y

11、0Y2Y1Y7Y4Y6Y5Y2S3SA0 A1 A2 S3 S2 S1 Y7Y6Y5Y4Y3Y2Y1Y0VCC1891674LS10Y12Y11Y13Y15Y14Y16Y17Y20Y22Y21Y23Y25Y24Y26Y27Y74LS(1)A0A1A2S13S2S0123456774LS(2)A0A1A2S13S2S01234567D0D1D2D31输入A3 A2 A1 A000000000110000111100001100110 0 0001010101 0111111111 1011111111 1101111111 111011111 1 111101111 1 111110111 1

12、1111110111 1111111011 111111110 1 1111111110 111111001111110011010101111111111111111111111111111111111111111111111111111111111111输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y901239012380123701236012350123401233012320123101230AAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAY9Y5Y6Y7Y8Y3Y0Y2Y1YA3A2A04YA1例：例：用一片用一片74

13、LS三输入八输出译码器和适当的三输入八输出译码器和适当的与非门实现全减器的功能。与非门实现全减器的功能。输入AiBiGi-1输 出 DiGi0000010100111001011101110011110110000011742174211=+=)C,B,A(Dmmmmmmmmiiii732173211=+=)C,B,A(GmmmmmmmmiiiiA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7AiBiGi-1S1 S2 S3&DiGi“1例：例：用译码器和与门实现逻辑函数用译码器和与门实现逻辑函数F(A,B,C,D)=m(2,4,6,8,10,12,14)解：解：F(A,B,C,D)=141210

14、8642mmmmmmmDABCDCABDCBADCBADBCADCBADCBA=Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1&Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1BCDA1F完成对多路数据的选择，在公共传输线完成对多路数据的选择，在公共传输线上实现多路数据的分时传送。上实现多路数据的分时传送。6.4SAADAADAADAADQ1)(1)(1)(1)(1 1013012011010SAADAADAADAADQ2)(2)(2)(2)(2201301201101074153型双四选一多路选择器型双四选一多路选择器1Q2Q1&1&1111111S1D01

15、D11D21D3A1A02S2D02D12D22D31Q1D01D11D21D32Q2D02D12D22D31QA0A11D01D32Q1S2D02D32S1QA1A01D0 1D32Q1S2D0 2D32S1QA1A01D0 1D32Q1S2D0 2D32S1QA1A01D0 1D32Q1S2D0 2D32S1QA1A01D0 1D32Q1S2D0 2D32S1QA1A01D0 1D32Q1S2D02D32SA0A1A2A30a1a2a3a4a5a6a7a8a9a10a11a 12a13a14a15a0b1b2b3b4b5b6b7b8b9b10b11b12b13b14b15b例例1：用多路选

16、择器实现以下逻辑函数功能。用多路选择器实现以下逻辑函数功能。F(A,B,C)=m(2,3,5,6)解：解：方案方案I：采用八路数据选择器：采用八路数据选择器F(A,B,C)=A B C+A B C+A B C+A B C WA2A1A0 D0+A2A1A0 D1+A2A1A0 D2+A2A1A0 D3+A2A1A0 D4+A2A1A0 D5+A2A1A0 D6+A2A1A0 D7比较上述两个表达式可知：要使WF，只需令A2A，A1B，A0C，且D0D1D4 D70 而D2D3D5D61即可。所以，根据分析可作出用八路选择器实现给定函数的逻辑电路图。D0D1D2D3D4D5D6D7A2A1A0A

17、BCWF8选1MUX001 1 0 1 1 0方案方案II：采用四路数据选择器：采用四路数据选择器四路选择器具有两个选择控制变量，当四路选择器具有两个选择控制变量，当用来实现三变量函数功能时，应该首先从函用来实现三变量函数功能时，应该首先从函数的三个变量中任选两个作为选择控制变量，数的三个变量中任选两个作为选择控制变量，然后再确定选择器的数据输入。假定选然后再确定选择器的数据输入。假定选A、B与选择控制与选择控制A1、A0相连，那么可将函数相连，那么可将函数F的的表达式表示成如下方式：表达式表示成如下方式：F(A,B,C)=A B C+A B C+A B C+A B C=A B 0+A B(C

18、+C)+A B C+A B C=A B 0+A B 1+A B C+A B C显然，要使四路选择器的输出W与函数F相等，只需D00,D11,D2 C,D3C。由此，可作出用四路选择器实现给定函数功能的逻辑电路图如下图。A1A0ABWF4选1MUXD0D1D2D301CC本例的两种方案阐明：器具有本例的两种方案阐明：器具有n个选择控制个选择控制变量的选择器实现变量的选择器实现n个变量的函数或个变量的函数或n+1个变量的个变量的函数时，不需求任何辅助电路，可由选择器直接函数时，不需求任何辅助电路，可由选择器直接实现。实现。当函数的变量比选择器的选择控制变量数当函数的变量比选择器的选择控制变量数多于

19、两个以上时，普通需求适当的逻辑门辅助实多于两个以上时，普通需求适当的逻辑门辅助实现。同时，在确定各数据输入时，通常借助卡诺现。同时，在确定各数据输入时，通常借助卡诺图。图。例例2:下面是一个具有五个输入变量的逻辑函数的真值下面是一个具有五个输入变量的逻辑函数的真值表，用三个双四选一多路选择器实现。表，用三个双四选一多路选择器实现。1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S000001111EEEEEEEDC BALE00 1 0 1EEE.n F1(A,B,C,D)=m(0,1,5,7,10,

20、13,15)n F2(A,B,C,D)=m(8,10,12,13,15)n作F1 F2的卡诺图(以A=A1 B=A0)逻辑函数.例3:试用一片双四路数据选择器实现以下.比较双4路数据选择器的功能表和输出表达式:A1 A0 1W 2W 0 0 1D0 2D0 0 1 1D1 2D1 1 0 1D2 2D2 1 1 1D3 2D3 可得:.计数器可分为同步计数器和异步计数器。假设按进位制分类，那么可分为二进制计数器、十进制计数器等；按功能来分类，又可分为加法计数器、减法计数器和加/减可逆计数器等。典型的中规模集成电路计数器如74LS193是四位二进制可逆计数器。例:74LS193四位二进制同步可异

21、计数器.Cr:清0LD:预置数控制QCC:进位输出QCB:借位输出D、C、B、A:预置数输入C P U :加 计 数 脉 冲 输 入CPD:减计数脉冲输入QATRS1TRS1TRS1TRSQBQCQD&1&1&1&1111 1CPUCPDCrLDABCD&11QCB QCC例1:用74LS193利用反响归零法构成十进制加法计数器11 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101例2:用74LS193利用预置数法构成模12减法计数器110初态设置.1111111011011100101110101001100001110110010

22、10100 0011例3:利用两片74LS193构成模147加法计数器.当Q7 Q6 Q5 Q4Q3 Q2 Q1 Q0=10010011时清0.实现147加法计数.例4:利用两片74LS193构成模147减法计数器.存放器是数字系统中用于存放数据或运算结果的地方。具有接纳数据、存放数据或传送数据的功能。还应有左、右移位，串、并行输入，串、并行输出以及预置、清零等功能。典型的中规模集成电路存放器如74LS194是四位双向移位存放器。Q0、Q1、Q2、Q3:存放器形状MA MB:任务方式选择CP:任务脉冲D0、D1、D2、D3:并行数据输入DR:右移串行数据输入DL:左移串行数据输入Cr:清0Cr

23、 CP MB MA DR D0 D1 D2 D3 DL Q0 Q1 Q2 Q30 d d d d d d d d d1 0 d d d d d d d d1 1 1 d d0 d1 d2 d3 d1 0 1 1 d d d d d1 0 1 0 d d d d d1 1 0 d d d d d 11 1 0 d d d d d 01 d 0 0 d d d d d d0 0 0 0保 持d0 d1 d2 d31 Q0 Q1 Q20 Q0 Q1 Q2Q1 Q2 Q3 1 Q1 Q2 Q3 0 保 持例:用74LS194构成模4计数器。1100011000111001111/016.7(1)掩模型

24、ROM 由厂家根据用户要求对芯片写入信息,经过掩模工艺在规定的位置制造晶体管(此位为“1),不作晶体管(此位为“0).用户不能改动.(2)可编程ROM(PROM)存储的内容可由用户写入,写“0 时,烧断晶体管基极的熔丝,写“1 时保管熔丝.但编程后不能再改动.(3)可多次编程ROM(EPROM)EPROM在用户编程后还允许用紫外光擦除数据重新编程.EPROM一旦编程后,在运用时只能读出信息而不能写入信息.2nm(位).F0=W0+W1F1=W0F2=W0+W1+W2+W3F3=W1+W2+W3.根据地址译码器的功能可以写出字线的表达式为:.将逻辑图画成阵列图:0 0 0 00 0 0 10 0

25、 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1B3 B2 B1 B0 G3 G2 G1 G00000000011111111011001100110011000111100001111000000111111110000例：用ROM设计一个实现四位8421码转换成Gray码的代码转换电路。解：选择244的ROM实现该代码转换电路。B0B0 PLA和ROM相比即采用函数最简“与或 式中的“与 项来构成“与 阵列.这样与阵列不再产生2n个最小项,而是产生简

26、化后的与项.这样,一个存储单元就可被多个地址码选中,从而到达节省储存空间的目的.例1:分别用ROM和PLA实现以下逻辑函数.F1(A,B,C)=m(2,5,6)F2(A,B,C)=m(4)F3(A,B,C)=m(2,4,5,6).用PLA实现时,先将函数式化简.留意公共项的利用.触发器组y1yrY1Yr.例2:试用PLA和触发器设计一个6进制加法计数器.000010001011101100.Q3 Q2 Q1 Q3n+1 Q2n+1 Q1n+1 Z 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1 1 1 0 d d d d 1 1 1 d d d d.Q3n+1=Q1Q2 Q3+Q1Q3 Q2n+1=Q1Q2 Q3+Q1Q2 J3=Q1Q2 K3=Q1 J2=Q3Q1 K2=Q1 .Q1n+1=Q1 Z=Q1Q2 Q3 J1=K1=1.J3=Q1Q2 K3=Q1 J2=Q3Q1 K2=Q1 J1=K1=1Z=Q1Q2 Q3