嵌入式系的存储系统

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1、嵌入式系统设计原理及应用嵌入式系统设计原理及应用嵌入式系统的存储系统嵌入式系统的存储系统第二章第二章 嵌入式系统硬件嵌入式系统硬件本章要了解的几个问题q存储器组织及接口方式q存储器接口的设计方法q高速缓存机制q虚拟存储机制是如何实现的 存储器组织及接口方式辅助存储器主存储器Cache寄存器存储器系统组织结构 存储器组织及接口方式n随机存储器组织分为静态存储器(SRAM)、动态存储器(DRAM)SRAM读写速度比DRAM块SRAM功耗大于DRAMDRAM的集成度可以做得更大，则其存储容量更大DRAM需要周期性刷新，而SRAM不需要 存储器组织及接口方式nCPU与SRAM接口电路CPUSRAM片选

2、读写地址数据 存储器组织及接口方式nCPU与DRAM接口电路CPUDRAM片选读写地址数据RASLCASL 存储器组织及接口方式n只读存储器组织只读存储器ROMEPROMEEPROMFLASH 存储器组织及接口方式nFLASH分为NORFlash和NANDFlash其各自的特点如下：nNOR的读取速度大于NAND,NAND的擦除和写入速度大于NORnNAND擦除单元比NOR小，因此擦除电路少nNAND采用512字节的块n接口差异较大，NAND的尺寸几乎是NOR的一半，因此价格更低nNAND的理论擦写次数是100万，NOR的是10万nNAND的坏块是随机分布的，并且使用复杂nNOR占据116M的

3、市场而NAND占据8128M的市场 存储器接口设计nSRAM的接口设计A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15D0D1D2D3D4D5D6D7WEOECSWEOECS8位的SRAM地址分配D0D1D2D3D4D5D6D7 存储器接口设计nDRAM的接口设计A0A1A2A3A4A5A6A7A8A9A10A11A0A1A2A3A4A5A6A7A8A9A10A11D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15nSCS0nSRASNscasnWED0D1D2D3

4、D4D5D6D7D8D9D10D11D12D13D14D15A21A22DQM0DQM1A21A22DQM0DQM1SCKESCLKSCKESCLKnSCS0nSRASNscasnWE16位（32MB：4M16B4块）DRAM的地址分配 存储器接口设计nNAND FLASH的接口设计 存储器接口设计nNAND FLASH的接口设计 存储器接口设计nNAND FLASH的接口设计CLE/CE/WEALE/RED0-D7命令地址1地址2数据NAND典型读写时序 高速缓存机制n高速缓存机制原理CPU高速缓存控制器高速缓存内存系统数据地址数据 高速缓存机制n高速缓存机制原理 高速缓存只保留主存储器的一

5、小部分数据的备份，这一小部分数据是短时间内CPU即将访问的是CPU经常要访问的，这就可以提高读取速度和系统效率。高速缓存机制n数据替换策略 高速缓存机制的引入一般基于以下两个条件：两级存储器速度相差大高频使用工作集远小于高速缓存容量即便满足上诉条件，也需要采用合适的合适的数据替换策略提高系统数据或代码读取速度 高速缓存机制n数据替换策略n随机法n先进先出法n最近最少使用法 高速缓存机制n数据一致性 高速缓存的数据因为下面两点原因有些时候可能造成和主存的数据不一致：CPU写Cache时没有立即写主存输入输出端口的控制器或输入输出设备写主存器，但不写Cache 高速缓存机制n数据数据一致性解决数据不一致有两种策略：写直达策略歇回策略n高速缓存性能分析命中率加速比 虚拟存储机制n虚拟存储机制，指的是把多个存储介质模块通过一定的手段集中管理。利用一个存储池将所有的存储介质统一管理，因而从系统的角度看到的就不是多个存储介质模块，而是一个被分区的超大容量的存储系统。虚拟存储机制n虚拟内存技术(MMU)原理CPUMMU主存逻辑地址物理地址数据对换辅助存储器 虚拟存储机制n逻辑空间到物理空间的映射有两种n分段方式支持较大的、任意大小的主存储区域n分页方式支持较小的、固定大小的主存储区域例图1 NOR FLASH和DRAM接线例图2 NAND接线