微软用户第四章常用组合逻辑功能器ppt课件

《微软用户第四章常用组合逻辑功能器ppt课件》由会员分享，可在线阅读，更多相关《微软用户第四章常用组合逻辑功能器ppt课件（70页珍藏版）》请在装配图网上搜索。

1、第四章 常用组合逻辑功能器件4.1 编码器4.2 译码器/数据分配器4.3 数据选择器4.4 数值比较器4.5 算术逻辑电路4.6 CAD例题4.1 编码器编码器编码器的根本概念及任务原理编码器的根本概念及任务原理编码编码将特定含义的输入信号文字、将特定含义的输入信号文字、数字、符号转换成二进制代码的过程数字、符号转换成二进制代码的过程.可可以实现编码功能的数字电路称为编码器。以实现编码功能的数字电路称为编码器。普通而言，普通而言，N个不同的信号，至少需求个不同的信号，至少需求n位二进制数编码。位二进制数编码。N和和n之间满足以下关系之间满足以下关系:2nN 常见的编码器有8线-3线有8个输入

2、端，3个输出端，16线4线16个输入端，4个输出端等等。例1：设计一个8线-3线的编码器解：1确定输入输出变量个数:由题意知输入为I0I78个，输出为A1、A2、A3。2编码表见下表：输入为高电平有效一、二进制编码器：一、二进制编码器：输 入输 出0A21AA1 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 11I2I546II03I7III0 0 00 0 10 1 00 1 11 0 01 0 11 1

3、01 1 1编码器真值表76542IIIIA76321IIIIA 75310IIIIA(3)由真值表写出各输出的逻辑表达式为：由真值表写出各输出的逻辑表达式为：用门电路实现逻辑电路：A&1&A0A21I1I11131I1II52011I674II二，非二进制编码器以二十进制编码器为例二，非二进制编码器以二十进制编码器为例二二-十进制编码器是指用四位二进制代码表示一位十进制十进制编码器是指用四位二进制代码表示一位十进制数的编码电路输入数的编码电路输入10个互斥的数码，输出个互斥的数码，输出4位二进制位二进制代码代码1、BCD码：常用的几种码：常用的几种BCD码码8421码、码、5421码、码、2

4、421码、余三码码、余三码.2、10线线4线编码器线编码器例例2：设计一个：设计一个8421 BCD码编码器码编码器解：解：输入信号输入信号I0I9代表代表09共共10个十进制信号，输个十进制信号，输出信号为出信号为Y0Y3相应二进制代码相应二进制代码.列编码表列编码表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY该编码器为该编码器为8421BCD码的编码器，当码的编码器，当I8和和I9为为1时，时，Y3为为1，前页所示真值表并非完全的真值表。，前页所示真值表并非完全的真值表。假设要化简，可以列出一切最小

5、项的值，后面的全假设要化简，可以列出一切最小项的值，后面的全为无关项。为无关项。I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a)由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b)由与非门构成Y3 Y2 Y1 Y0&三、优先编码器：是指当多个输入同时有信号时，电路三、优先编码器：是指当多个输入同时有信号时，电路只对其中优先级别最高的信号进展编码。只对其中优先级别最高的信号进展编码。例例 3 室有三种，室有三种，按由高到低优先级排序依次是火警，按由高到低优先级排序依次是火警，急救，任务，要求编码依次为急救，任务，要求编码依次为00、01、10。

6、试设计编。试设计编码控制电路。码控制电路。解：根据题意知，同一时间室只能处置一部，假设用根据题意知，同一时间室只能处置一部，假设用A、B、C分别代表火警、分别代表火警、急救、任务三种，设铃响用急救、任务三种，设铃响用1表示，铃没响用表示，铃没响用0表示。当优先级别高的信号有效时，表示。当优先级别高的信号有效时，低级别的那么不起作用，这时用低级别的那么不起作用，这时用表示；表示；用用Y1,Y2表示输出编码。表示输出编码。列真值表列真值表:真值表如表所示。真值表如表所示。表表3 例例3的真值表的真值表 输 入输 出A B CY1 Y2 1 0 1 0 0 10 00 11 0CBAY1BAY2 写

7、逻辑表达式 画优先编码器逻辑图如图画优先编码器逻辑图如图3所示。所示。&11ABY1CY2图3 例3的优先编码逻辑图在优先编码器中优先级别高的信号排斥级别低的，即具有一在优先编码器中优先级别高的信号排斥级别低的，即具有一方面排斥的特性。方面排斥的特性。74LS148的符号图和管脚图的符号图和管脚图I0I1I2I3I4I5I6I7SY0Y1Y2YEXYsY09761415101112131234574LS148Y01234567874LS148161514131211109I4I5I6I7S(E)Y2Y1GNDVCCYSYEXI3I2I1I0Y0(a)(b)S7I6I5I4I3I2I1I0I2Y

8、1Y0YEXY输入使能端输 入输 出扩展使能输出1111110111111111111000000010100010101100100101110011010111101000101111101010101111110110010111111101110174LS148 功功 能能 表表SY优先编码器优先编码器74LS148的运用的运用 74LS148编码器的运用是非常编码器的运用是非常广泛的。广泛的。例如，常用计算机键盘，例如，常用计算机键盘，其内部就是一个字符编码器。它将其内部就是一个字符编码器。它将键盘上的大、小写英文字母和数字键盘上的大、小写英文字母和数字及符号还包括一些功能键回车、及

9、符号还包括一些功能键回车、空格等编成一系列的七位二进制空格等编成一系列的七位二进制数码，送到计算机的中央处置单元数码，送到计算机的中央处置单元CPU，然后再进展处置、存储、输，然后再进展处置、存储、输出到显示器或打印机上。出到显示器或打印机上。还可以用还可以用74LS148编码器监控炉罐的编码器监控炉罐的温度，假设其中任何一个炉温超越温度，假设其中任何一个炉温超越规范温度或低于规范温度，规范温度或低于规范温度，那么检那么检测传感器输出一个测传感器输出一个0电平到电平到74LS148编码器的输入端，编码器的输入端，编码编码器编码后输出三位二进制代码到微器编码后输出三位二进制代码到微处置器进展控制

10、。处置器进展控制。4.2 译码器/数据分配器n4.2.1 译码器的根本概念及任务原理译码器的根本概念及任务原理n译码：编码的逆过程，即将输入代码译码：编码的逆过程，即将输入代码“翻翻译成特定的输出信号。译成特定的输出信号。n译码器：实现译码功能的数字电路。译码器：实现译码功能的数字电路。n分类分类:独一地址译码器和代码变换器。独一地址译码器和代码变换器。n独一地址译码器：代码与有效信号一一独一地址译码器：代码与有效信号一一对应对应n代码变换器：代码间的相互转换代码变换器：代码间的相互转换n其他分类其他分类:变量译码器和显示译码器。变量译码器和显示译码器。4.2.2 集成电路译码器集成电路译码器

11、1、二进制译码器：输入端为n个，那么输出端为2n个，且对应于输入代码的每一种形状，2n个输出中只需一个为1或为0，其他全为0或为12线线4线译码器线译码器3线线8线译码器线译码器4线线16线译码器线译码器例：用与非门设计例：用与非门设计3线线8线译码器线译码器解：1列出译码表：01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY2写出各输出函数表达式：写出各输出函数表达式：3画出逻辑电路图：画出逻辑电路图：&1 1 1 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 16 15 14 13 12 11

12、 10 9 74LS138 1 2 3 4 5 6 7 8 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1 Y7 GND 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G2A G2B G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA(a)引脚排列图(b)逻辑功能示意图 集成二进制译码器集成二进制译码器74LS3线线-8线译码器线译码器功能表如下：其中BAGGG222 使能端的作用译码功能功能表_电平74LS138 的功能表 输 入 输 出 1G AG2 BG2 B2 B1

13、 B0 76543210DDDDDDDD H H L H L L L L L H L L L L H H L L L H L H L L L H H H L L H L L H L L H L H H L L H H L H L L H H H H H H H H H H H H H H H H H H H H H H H H H H H L H H H H H H H H L H H H H H H H H L H H H H H H H H L H H H H H H H H L H H H H H H H H L H H H H H H H H L H H H H H H H H L 7

14、4LS最小项译码器的电路构造最小项译码器的电路构造 D7 D6 D5 D4 D3 D2 D1 D0 B2 B1 B 0输入缓冲门iimGD3线/8线译码器8个译码门2B1B0B2BG2AGG13个使能端2B2A1GGGG&1111111&译码器的扩展译码器的扩展G1G2AG2B74LS(2)0A1A2A1G2AG2BG74LS(1)A1A2A0+5v2AA01A3A_0162YYYY4Y5YY3Y791410YYYY12Y13Y11Y152Y7YYYYY543016YY5Y7YYYYY543016YYY8用两片用两片74LS扩展为扩展为4线线16线译码器线译码器 当A3=0时，低位片74LS(

15、1)任务，对输入A2、A1、A0进展译码，复原出Y0Y7，那么高位制止任务；当A3=1时，高位片74LS(2)任务，复原出YY5，而低位片制止任务。2、二、二-十进制译码器十进制译码器集成集成8421 BCD码译码器码译码器74LS42 16 15 14 13 1 2 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3

16、(a)引脚排列图(b)逻辑功能示意图译码器的运用译码器的运用1实现逻辑函数实现逻辑函数由于译码器的每个输出端分别与一个最小项相对应，因此辅以适当的门电路，便可实现任何组合逻辑函数。例1 试用译码器和门电路实现逻辑函数 ACBCABY解：1将逻辑函数转换成最小项表达式，再转换成与非与非方式。ABCCABCBABCAY=m3+m5+m6+m7=2该函数有三个变量，所以选用3线8线译码器74LS。用一片74LS加一个与非门就可实现逻辑函数Y，逻辑图如图1所示。7653mmmm1G0A74LSG2A2B12AGAY1YYY2YYY73Y4560ABC100Y图1 例1逻辑图例题n教材页n例4.2.1n

17、用一个3线-8线译码器实现函数nF=XYZ+XYZ+XYZ+XYZnF=XYZ+XYZ+XYZ3、显示译码器、显示译码器:n按显示方式分按显示方式分:有字有字型重叠式、点阵式、型重叠式、点阵式、分段式等。分段式等。n 按发光物质分:有半导体显示器又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等 它通常由译码器、驱动器和显示器等部分组成它通常由译码器、驱动器和显示器等部分组成 1七段数字显示器原理七段数字显示器原理abcdefgh98762345dc()habcdefg()habcdefg()hRR按内部衔接方式不同，七段数字显示器分为共阴极和共按内部衔接方式不同，七段

18、数字显示器分为共阴极和共阳极两种阳极两种图 2半导体显示器a 管脚陈列图;(b)共阴极接线图;(c)共阳级接线图abcdefbcabdegabcdgbcfgacdfgacdefgabcabcdefgabcdfg图图 3 七段数字显示器发光段组合图七段数字显示器发光段组合图2七段显示译码器七段显示译码器74LS48A074LS48YaA1A2LTIB/YBR7123451234567816151413121110974LS48GNDVCCYfYgYaYbYcYdYeA2LT(a)(b)A3IBR6A1IB/YBRIBRA3A0YbYcYdYeYfYg图 4 74LS48的管脚陈列图74LS48显

19、示译码器的功能表4.2.3 数据分配器n数据分配n将一个数据源来的数据根据需求送到多个不同的通道上n数据分配器n实现数据分配功能的逻辑电路n可以用独一地址译码器实现n3-8译码器实现数据分配n参考教材4.3 数据选择器一、一、数据选择器的根本概念及任务原理数据选择器的根本概念及任务原理 数据选择器数据选择器根据地址选择码从多路输入根据地址选择码从多路输入数据中选择一路，送到输出。数据中选择一路，送到输出。1DD0Yn位地址选择信号D2-1数据选择器示意图图4.3.1数数据据输输出入n例：四选一数据选择器例：四选一数据选择器根据功能表，可写出输出逻辑表达式：GDAADAADAADAAY)(301

20、201101001由逻辑表达式画出逻辑图：由逻辑表达式画出逻辑图：DA0123D10ADDGY1&11111二、集成数据选择器集成数据选择器集成数据选择器741518选选1数据选择器数据选择器213DD0DDG1DD64DD751&1YY11A1A1121A0141235671516GND741518910111214134A02A1AD5D6DD73DD2DD01YVccGY三、数据选择器的运用三、数据选择器的运用1数据选择器的通道扩展数据选择器的通道扩展用两片用两片74151组成组成“16选选1数据选择器数据选择器D01D2D3D4D5D6D7DG0A1A2AYY74151(2)0D1DD

21、2D34D5D6D7DG0A1AA2YY74151(1)YY11D12435DD2A3D0DDD13DD2D DDD1411819101DDA615DA A70&2实现组合逻辑函数1当逻辑函数的变量个数和数据选择器的地址输入变量个数一样时，可直接用数据选择器来实现逻辑函数。例4.3.1 试用8选1数据选择器74151实现逻辑函数：L=AB+BC+ACABCCABCBABCAL解：将逻辑函数转换成 最小项表达式：=m3+m5+m6+m7 画出连线图。画出连线图。YAD3474151G7DD DD162DY1DD02A5A0AB CL01图4.3.5 例4.3.1逻辑图2当逻辑函数的变量个数大于数

22、据选择器的当逻辑函数的变量个数大于数据选择器的地址输入变量个数时。地址输入变量个数时。例例4.3.2 试用试用4选选1数据选择器实现逻辑函数：数据选择器实现逻辑函数：解：将A、B接到地址输入端，C加到适当的数据输入端。作出逻辑函数L的真值表，根据真值表画出连线图。CABCABLA3DD12DY1D0A0A B01C4选1数据选择器L14.4 4.4 数值比较器数值比较器一、一、1位数值比较器位数值比较器1、真值表、真值表2、输出逻辑表达式、输出逻辑表达式二、多位数值比较器二、多位数值比较器常用多位数值比较器有74LS85，它能进展两个4位二进制数的比较。电路构造不同，扩展端的用法就能够不同，运

23、用时应加以留意。YAB=AB3、逻辑图、逻辑图YA=B=AB+AB不进展片接时，其扩展端接100100100100=YAB=AB+ABY(A=B)11A BY(AB)0 00 11 01 1&11&Y(AB)Y(AB)74LS85Y(AB)I(AB)B3B2B1B0A3A2A1A0I(AB)=010AB4.5 算术运算电路算术运算电路4.5.1 加法器的根本概念及任务原理加法器的根本概念及任务原理加法器加法器实现两个二进制数的加法运算实现两个二进制数的加法运算 1半加器只能进展本位加数、被加数的加法运算而不思索低位进位。BABABASABC 列出半加器列出半加器的真值表：的真值表：由真值表直接

24、由真值表直接写出表达式写出表达式:画出逻辑电路图。画出逻辑电路图。ABCS&=1ABBABABABBAABBAABABABABAS)()(ABBABAABABC假设想用与非门组成半加器，那么将上式用代数法变换假设想用与非门组成半加器，那么将上式用代数法变换成与非方式：成与非方式：由此画出用与非门组成的半加器和逻辑符号由此画出用与非门组成的半加器和逻辑符号&ABSCABSCCO2全加器全加器能同时进展本位数和相邻低位能同时进展本位数和相邻低位的进位信号的加法运算的进位信号的加法运算iA和iB分别是被加数和加数，1iC为相邻低位的进位，iS为本位的和，iC为本位的进位。1iii1iii1iii1i

25、iiiCBACBACBACBAS1iii1iii1iii)()(CBACBACBA1iii1iii1iii1iiiiCBACBACBACBAC1i-iiii)C(BABA由真值表直接写出逻辑表达式，再经代数法由真值表直接写出逻辑表达式，再经代数法化简和转换得：化简和转换得：=1=1ABSCiiiiCi-1&1COABiii-1CCiSiCI根据逻辑表达式画出全加器的逻辑电路图：根据逻辑表达式画出全加器的逻辑电路图：4.5.2 多位数加法器多位数加法器1、4位串行进位加法器位串行进位加法器iBCi-1iASiiCBC-10A00SBii-1CAiiSiC101ACB1SBii-1CAiiSiC2

26、12ACB2SBii-1CAiiSiC323ACB3SC3由图可以看出多位加法器是将低位全加器由图可以看出多位加法器是将低位全加器的进位输出的进位输出CO接到高位的进位输入接到高位的进位输入CI.因因此，任一位的加法运算必需在低一位的运此，任一位的加法运算必需在低一位的运算完成之后才干进展，这种方式称为串行算完成之后才干进展，这种方式称为串行进位。这种加法器的逻辑电路比较简单，进位。这种加法器的逻辑电路比较简单，但它的运算速度不高。为此，可采用超前但它的运算速度不高。为此，可采用超前进位的加法器，使每位的进位只由加数和进位的加法器，使每位的进位只由加数和被加数决议，而与低位的进位无关。被加数决

27、议，而与低位的进位无关。2、超前进位集成4位加法器74LS283n由于串行进位加法器的速度遭到进位信号的限制，设计了一种多位数超前进位加法逻辑电路，该逻辑电路每位的进位只由加数和被加数决议，即与低位的进位无关。分分 析析n由上述公式，设Gi=AiBi，Pi=nAi=Bi=1时，Gi产生变量=1产生进位。nPi传输变量=1时，AiBi=0，Ci=Ci-1，低位进位会传送到高位进位端。n参看教材，最后推导出一切进位的值与Ci无关1iii1iii1iii1iiiiCBACBACBACBAS1iii1iii1iii)()(CBACBACBA1iii1iii1iii1iiiiCBACBACBACBAC1

28、i-iiii)C(BABAiiBA 3、超前进位产生器74182n当位数添加时，超进位逻辑电路就会越复杂，为此设计了专门的超前进位产生器，用于多个超前进位产生器衔接，由此扩展位数且简化逻辑电路。4.5.3 减法运算n同加法电路，由减法器实现减法运算。n半减器和全减器设计方法与步骤如加法器n为了减化系统构造，普通不设计减法器，而用加法器将加法运算变为减法运算n反码和补码n原码n反码n补码由加补码完成减法运算nA-B=A+B补-2n=A+B反-2nnAB，结果即为原码nAB，结果为补码4.5.4 集成算术/逻辑单元 ALUnALU能完成一系列的算术运算和逻辑运算n74LS381 4位n16位全超前

29、进位进位ALUn4片4位的ALU74LS381级联而成常用组合逻辑电路的运用常用组合逻辑电路的运用一、译码器的运用一、译码器的运用1、用译码器作数据分配器、用译码器作数据分配器例如用2线4线译码器作数据分配器：A1A0端：地址码输入端：地址码输入端端S 端：端：数据数据D的输入端的输入端Y3 Y0：数据输出端数据输出端把数据D=1010依次加在 S 端，1 01 1 1 11 0 1 11 0 1 11 1 1 10 00 11 01 1A1 A0地址码 输出输出Y2=DY0=DY1 10 01 10 0例如：令地址码A1A0=10 结果只需 Y2=1010功能表功能表DY3 Y2 Y1Y0A

30、0A1SY1=DY3=D2、用译码器产生恣意逻辑函数、用译码器产生恣意逻辑函数n线2n线的译码器，可产生不多于n个变量的恣意逻辑函数。1方法步骤方法步骤2留意留意 控制端的条件要满足。函数变量的权位应与所用译码器输入代码的权位相对应；所用译码器输出1有效时，输出端应附加或门；把原函数化为最小项之和方式；根据函数的变量数 n，确定用n线2n线译码器；所用译码器输出0有效时，输出端应附加与非门。假设用图示输出1有效的 3线8线译码器产生此函数，那么应将Z式变为如下方式：假设用输出0有效的3线8线译码器74LS产生此函数，例例1：用译码器产生：用译码器产生 Z=ABC+AB解：解：1ZA AB BC

31、 C1 1译码器输出端附加或门即可。那么应将Z式变为如下方式：译码器输出端附加与非门即可。Z=ABC+ABC+ABC=m0+m6+m7 Y0+Y6+Y7Z=m0+m6+m7Z=m0+m6+m7=m0 m6 m7Y0 Y6 Y7Y7Y6Y5Y4Y3Y2Y1Y0SA2 A1A074LSY7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2 A1A0ZA A B B C C1 1&例例2：用一片用一片74LS实现实现1位全加器的逻辑功能位全加器的逻辑功能衔接线路如图：7421mmmmCIBAS、知1位全加器的逻辑表达式为74LSY7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2 A1A0&1 1A B CISCOSCO7653mmmmCIBACO、本章引见了具有特定功能常用的一些本章引见了具有特定功能常用的一些组合逻辑功能，如编码器，译码器，组合逻辑功能，如编码器，译码器，比较器，全加器等的逻辑功能，集成比较器，全加器等的逻辑功能，集成芯片及集成电路的扩展和运用。其中，芯片及集成电路的扩展和运用。其中，编码器和译码器功能相反，都设有使编码器和译码器功能相反，都设有使能控制端，便于多片衔接扩展能控制端，便于多片衔接扩展;数字比数字比较器用来比较数的大小；加法器用来较器用来比较数的大小；加法器用来实现算术运算。实现算术运算。