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1、PCB布线及设计现场考试题及答案面试题八)一、pcb设计中需要注意哪些问题？答PCB设计时所要注意的问题随着应用产品的不同而不同。就 象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的 几个要注意的原则。1、PCB层叠的决定;包括电源层、地层、走线层的安排，各走 线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。2、电源和地相关的走线与过孔(via )要尽量宽，尽量大。3、不同特性电路的区域配置。良好的区域配置对走线的难易， 甚至信号质量都有相当大的关系。4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。其它与电气相
2、关所要注意 的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是 否注意走线的特性阻抗就要视该电路的速度与走线长短而定。二、有关高速PCB设计中的EMC、EMI问题：问：在高速PCB设计时我们使用的软件都只不过是对设置好的 EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI 的规则呢怎样设置规则呢我使用的是CADENCE公司的软件。答：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导 (conduc ted)两个方。前者归属于频率较高的部分(30MHz)后者则 是较低频的部分(30MHz)。所以不能只注意高频而忽略低频的部 分。一个好的EMI/EMC
3、设计必须一开始布局时就要考虑到器件的位 置，PCB迭层的安排，重要联机的走法，器件的选择等，如果这些 没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本。例如时钟产生器的位置尽量不要靠近对外的连接器， 高速信号 尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射， 器件 所推的信号之斜率(slew rate)尽量小以减低高频成分，选择去耦合 (decoupling/bypass)电容时注意其频率响应是否符合需求以降低电 源层噪声。另外， 注意高频信号电流之回流路径使其回路面积尽量小(也就 是回路阻抗loop impedance尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范
4、围. 最后， 适当 的选择PCB与外壳的接地点(chassis ground)。三、关于PCB设计中的阻抗匹配问题：问：在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由 于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图 的设计时怎样来考虑这个问题?另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型 库。我们从网上下载的库大多数都不太准确，很影响仿真的参考 性。答：在设计高速PCB电路时，阻抗匹配是设计的要素之一。而 阻抗值跟走线方式有绝对的关系，例如是走在表面层（micros trip） 或内层（s tripline/double st ripline），与参考层（电
5、源层或地层） 的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路 模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布 线情况，这时候在原理图上只能预留一些terminators（端接），如 串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续 的发生。IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看 成是实际芯片I/O buffer等效电路的电气特性资料，一般可由 SPICE模型转换而得（亦可采用测量，但限制较多），而SPICE的资 料与芯片制造有绝对的关系，所以同样一个器
6、件不同芯片厂商提 供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也 会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们 器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是 由何种工艺做出来的。如果厂商所提供的IBIS不准确，只能不断要求该厂商改进才 是根本解决之道。四、PCB设计工具比较：问：请问就你个人观点而言：针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比 （含仿真）?可否分别说明。答：限于本人应用的了解，无法深入地比较EDA 工具的性能价 格
7、比，选择软件要按照所应用范畴来讲，我主张的原则是够用就 好。常规的电路设计，INNOVEDA的PADS就非常不错，且有配合用 的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解 决方案应该属于性能价格比较好的软件，当然Men tor的性能还是非 常不错的，特别是它的设计流程管理方面应该是最为优秀的。以上 观点纯属个人观点!五、关于数/模分开布局与智能布局：问：当一个系统中既存在有RF小信号，又有高速时钟信号时， 通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁 干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当 然
8、不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟 接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到 前端，这是我们非常头痛的问题，想请教专家这方面的措施。答：既有RF小信号，又有高速时钟信号的情况较为复杂，干扰 的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要 按照具体的应用来看，可以尝试一下以下的方法。0：存在 RF 小信号，高速时钟信号时，首先是要将电源的供应 分开，不宜采用开关电源，可以选用线性电源。1：选择 RF 小信号，高速时钟信号其中的一种信号，连接采用 屏蔽电缆的方式，应该可以。2：将数字的接地点与电源的地相连（要求电源的隔离度较好）, 模拟接地点接到机壳地上。3：尝试采用滤波的方式去除干扰。
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