Verilog有限状态机FSM

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1、北京航空航天大学 夏宇闻 编写有限状态机FSM北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写clock 10nsS2开关S1tttSnS3tttS4北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写同步有限状态机同步有限状态机ena_2ena_3ena_1组合逻辑 1寄存器组组合逻辑 2寄存器组组合逻辑 3寄存器组组合逻辑 N寄存器组input_1 input_2input_n北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写图1.时钟同步的状态机结构(Mealy 状态机)下一状态下一状态的逻辑的逻辑

2、 F F输出逻辑输出逻辑 G G状态状态寄存器寄存器 clk 输入北京航空航天大学 夏宇闻 编写下一状下一状态的逻态的逻辑辑 F F输出逻辑输出逻辑 G G状态状态寄存器寄存器图2.时钟同步的状态机结构(Moor状态机)北京航空航天大学 夏宇闻 编写图3 带流水线输出的Mealy 状态机 输出输出逻辑逻辑 G G 北京航空航天大学 夏宇闻 编写状态转移图表示状态转移图表示RTLRTL级可综合的级可综合的 VerilogVerilog 模块表示模块表示北京航空航天大学 夏宇闻 编写有限状态机的图形表示有限状态机的图形表示 图形表示：状态、转移、条件和逻辑开关图形表示：状态、转移、条件和逻辑开关图

3、3.4 状态转移图Idle Start Stop Clear A/K1=0!A A/K2=1!Reset/K2=0 K1=0!Reset/K2=0 K1=0（!Reset|!A）/K2=0 K1=1!Reset/K2=0 K1=0北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写表示方法之一表示方法之一module fsmmodule fsm(Clock,Reset,A,K2,K1);(Clock,Reset,A,K2,K1);input Clock,Reset,A;input Clock,Reset,A;/定义时钟、复位和输入信号定义时钟、复位和输入信号output K2,K1;o

4、utput K2,K1;/定义输出控制信号的端口定义输出控制信号的端口regreg K2,K1;K2,K1;/定义输出控制信号的寄存器定义输出控制信号的寄存器regreg 1:0 state;1:0 state;/定义状态寄存器定义状态寄存器parameter Idle =2parameter Idle =2b00,Start=2b00,Start=2b01,b01,Stop=2 Stop=2b10,Clear=2b10,Clear=2b11;b11;/定义状态变量参数值定义状态变量参数值 always(posedgealways(posedge Clock)Clock)if(!Reset)i

5、f(!Reset)begin begin /定义复位后的初始状态和输出值定义复位后的初始状态和输出值 state=Idle;K2=0;K1=0;state=Idle;K2=0;K1=0;end end北京航空航天大学 夏宇闻 编写表示方法之一（续）表示方法之一（续）elseelse case(state)case(state)Idle:begin Idle:begin if(A)begin if(A)begin state=Start;state=Start;K1=0;K1=0;end end else state=Idle;else state=Idle;end end Start:begi

6、n Start:begin if(!A)state=Stop;if(!A)state=Stop;else state=Start;else state=Start;end end北京航空航天大学 夏宇闻 编写表示方法之一（续）表示方法之一（续）Stop:begin Stop:begin if(A)begin if(A)begin state=Clear;state=Clear;K2=1;K2=1;end end else state=Stop;else state=Stop;end end Clear:begin Clear:begin if(!A)begin if(!A)begin stat

7、e=Idle;state=Idle;K2=0;K1=1;K2=0;K1=1;end end else state=Clear;else state=Clear;end end endcase endcaseendmoduleendmodule 北京航空航天大学 夏宇闻 编写表示方法之二表示方法之二我们还可以用另一个我们还可以用另一个 VerilogVerilog HDL HDL模型来表示同一个有限状态，模型来表示同一个有限状态，见下例。（用可综合的见下例。（用可综合的VerilogVerilog模块设计用独热码表示状态的状态机）模块设计用独热码表示状态的状态机）module fsmmodule

8、 fsm(Clock,Reset,A,K2,K1);(Clock,Reset,A,K2,K1);input Clock,Reset,A;input Clock,Reset,A;output K2,K1;output K2,K1;regreg K2,K1;K2,K1;regreg 3:0 state;3:0 state;parameter Idle =4parameter Idle =4b1000,b1000,Start =4 Start =4b0100,b0100,Stop =4 Stop =4b0010,b0010,Clear =4 Clear =4b0001;b0001;北京航空航天大学

9、夏宇闻 编写表示方法之二（续）表示方法之二（续）always(posedgealways(posedge clock)clock)if(!Reset)if(!Reset)begin begin state=Idle;K2=0;K1=0;state=Idle;K2=0;K1=0;end end else else case(state)case(state)Idle:if(A)begin Idle:if(A)begin state=Start;state=Start;K1=0;K1=0;end end else state=Idle;else state=Idle;北京航空航天大学 夏宇闻 编写表示方法之二（续）表示方法之二（续）北京航空航天大学 夏宇闻 编写表示方法之二（续）表示方法之二（续）北京航空航天大学 夏宇闻 编写 北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写北京航空航天大学 夏宇闻 编写