硬件笔试题及答案

《硬件笔试题及答案》由会员分享，可在线阅读，更多相关《硬件笔试题及答案（15页珍藏版）》请在装配图网上搜索。

1、篇一：常见电子类硬件笔试面试试题整理+答案】1、基尔霍夫定理的内容是什么？ 基尔霍夫定律包括电流定律和电压定律 电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点 的支路电流的代数和恒等于零。电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压 的代数和恒等于零。2、描述反馈电路的概念，列举他们的应用。 反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中 去。反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反 馈、电流并联负反馈。负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电 阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带， 自动调节作用。

2、电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输出电流趋向于维持恒定。3、有源滤波器和无源滤波器的区别无源滤波器：这种电路主要有无源组件r、l和c组成有源滤波器：集成运放和r、c组成，具有不用电感、体积小、重量 轻等优点。集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有 源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽 有限，所以目前的有源滤波电路的工作频率难以做得很高。数字电路1、同步电路和异步电路的区别是什么？同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉 冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路

3、没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其它 的触发器的状态变化不与时钟脉冲同步。2、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？在硬件上，要用0C门来实现，同时在输出端口加一个上拉电阻。由 于不用oc门可能使灌电流过大，而烧坏逻辑门。3、解释setup和hold time violation，画图说明，并说明解决办 法。（威盛via20031106上海笔试试题）setup/hold time是测试 芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器 的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提 前时钟上

4、升沿（如上升沿有效）t时间到达芯片，这个t就是建立时 间-setup time 如不满足setup time,这个数据就不能被这一时钟打 入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的 时间。如果hold time不够，数据同样不能被打入触发器。建立时间（setup time）和保持时间（hold time）。建立时间是指在 时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳 变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触 发前后持续的时间均超过建立和保持时间，那么超过量就分别被称 为建立时间裕量和保持时间

5、裕量。4、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致 到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒 险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。5、名词：sram、ssram、sdramsram：静态 ramdram：动态 ramssram： synchronous static random access memory 同步静态 随机访问存储器。它的一种类型的 sram。 ssram 的所有访问都在时 钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟

6、信 号相关。这一点与异步sram不同，异步sram的访问独立于时钟，数据输入和输出都由地址的变化控制。sdram： synchronous dram 同步动态随机存储器6、 fpga 和 asic 的概念，他们的区别。（未知） 答案： fpga 是可编程 asic。asic:专用集成电路，它是面向专门用途的电路，专门为一个用户设 计和制造的。根据一个用户的特定要求，能以低研制成本，短、交 货周期供货的全定制，半定制集成电路。与 门阵列等其它 asic（application specific ic）相比，它们又具有设计开发周期短、设 计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及

7、可实时在线检验等优点。7、什么叫做 otp 片、掩膜片，两者的区别何在？otp means one time program，一次性编程 mtp means multi time program，多次性编程 otp（one time program）是mcu的一种存储器类型 mcu按其存储器类型可分为mask（掩模）rom、otp（一次性可编 程）rom、flashrom 等类型。maskrom 的 mcu 价格便宜，但程序在出厂时已经固化，适合程序 固定不变的应用场合；falshrom 的 mcu 程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；otp ro

8、m 的 mcu 价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定 灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅 速量产的电子产品。8、单片机上电后没有运转，首先要检查什么？首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引之间的电压，看是否是电源电压，例如常用的 5v。 接下来就是检 查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。然后再检查晶振是否起振了，般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“x10档。另一个办法是测量复位状态下 的io 口电平，按住复位键不放，然后测量io 口（没接外部上拉的p0 口除外）

9、的电压，看是否是高电平，如果不是高电平，贝U多半是 因为晶振没有起振。检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uf 的电容会有所改善。如果电源没有滤波电容的话，贝需要再接 一个更大滤波电容，例如 220uf 的。遇到系统不稳定时，就可以并 上电容试试（越靠近芯片越好）。7、解释setup和hold time violation,画图说明，并说明解决办 法。（威盛via 20031106上海笔试试题）setup/hold time是测 试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来

10、以前，数据稳定不变的时间。输入信号应 在时钟上升沿（如上升沿有效）的t时间之前到达芯片，这个t就是 建立时间-setup time 如不满足setup time,这个数据就不能被这一 时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发 器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不 变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间（setup time）和保持时间（hold time）。建立时间是指在 时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳 变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触 发前后持续的时间均超过建立和保

11、持时间，那么超过量就分别被称 为建立时间裕量和保持时间裕量。9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致 到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有 相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔 式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？ ttl与coms电平可以直接互连吗？ （汉王笔试）常用逻辑电平：12v，5v，3.3v； ttl和cmos不可以直接互连，由 于ttl是在03-36v之间，而cmos则是有在12v的有在5v的。 cmos输出接到ttl是可以直接互连。

12、ttl接到cmos需要在输出端口 加一上拉电阻接到5v或者12v。cmos的高低电平分别为:vih=0 7v dd,vil=0 3v dd;voh=09vdd,vol=01vdttl 为:vih=20v,vil=08v;voh=24v,vol=04v用 cmos 可直接驱动 ttl;加上拉后，ttl可驱动cmos11 、如何解决亚稳态。（飞利浦大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无 法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间， 触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无

13、用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法：1 降低系统时钟2 用反应更快的 ff3 引入同步机制，防止亚稳态传播4 改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。12、ic 设计中同步复位与异步复位的区别。（南山之桥） 同步复位在时钟沿采集复位信号，完成复位动作。异步复位不管时 钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信 号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出 现亚稳态。13、moore 与 meeley 状态机的特征。（南山之桥） moo re 状态机的输出仅与当前状态值有关 , 且只在

14、时钟边沿到来时 才会有状态变化.mealy状态机的输出不仅与当前状态值有关,而且 与当前输入值有关, 这15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。飞利浦大唐笔试）delay period - setup -hold16、时钟周期为t,触发器di的寄存器到输出时间最大为tlmax,最小为timin。组合逻辑电路最大延迟为t2max撮小为t2min。问, 触发器d2的建立时间t3和保持时间应满足什么条件。（华为）t3setupt+t2max,t3holdtimin+t2min17、给出某个一般时序电路的图，有tsetup,tdelay,tck-q,还有

15、威盛clock的delay,写出决定最大时钟的因素，同时给出表达式。via 2003.1 1 .06上海笔试试题）t+tclkdealytsetup+tco+tdelay;tholdtclkdelay+tco+tdelay;18、说说静态、动态时序模拟的优缺点。威盛 via 2003.11.06上海笔试试题） 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保 持时间是否满足时序要求，通过对最大路径延时和最小路径延时的 分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有 的路径，且运行速度很快、占用内存较少，不仅可以对芯

16、片设计进 行全面的时序功能检查，而且还可利用时序分析的结果来优化设计， 因此静态时序分析已经越来越多地被用到数字集成电路设计的验证 中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量， 覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露 一些路径上可能存在的时序问题；19、一个四级的mux,其中第二级信号为关键信号如何改善timing。（威盛via20031106上海笔试试题）关键：将第二级信号放到最 后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21

17、、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛 via 2003.11.06 上海笔试试题）23、化简 f（a,b,c,d）= m（1,3,4,5,10,11,12,13,14,15）的和。（威盛）卡诺图化简：一般是四输入，记住00 01 11 10顺序，12 13 15 14 8 9 11 10III24、please show the cmos inverter schmatic,layout and its cross sectionwith p-well process.plot its tran

18、sfer curve （vout- vin） and also explain theoperation region of pmos and nmos for each segment of the transfer curve?（威盛笔试题 circuit design-beijing-03.11.09）25、to design a cmos invertor with balance rise and fall time,please define the ration of channel width of pmos and nmos and explain?26、为什么一个标准的倒相

19、器中p管的宽长比要比n管的宽长比大?（仕兰微电子） 和载流子有关，p管是空穴导电，n管电子导电，电子的迁移率大 于空穴，同样的电场下，n管的电流大于p管，因此要增大p管的 宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高 低电平的噪声容限一样、充电放电的时间相等27、用mos管搭出一个二输入与非门。（扬智电子笔试） 28、 please draw the transistor level schematic of a cmos 2 input and gate and explain which input has faster response for output rising

20、edge.（less delay time）。（威盛笔试题 circuit design-beijing-03.11.09）29、画出 not,nand,nor 的符号，真值表，还有 transistor level 的 电路。（infineon笔试）30、画出 emos 的图，画出 tow-to-one mux gate。（威盛 via2003.11.06 上海笔试试题）31、用一个二选一 mux和一个inv实现异或。（飞利浦一大唐笔试）input a,b; output e;assign e=a?（b）:（b）;32、画出 y=a*b+e 的 emos 电路图。（科广试题）33、用逻辑们和

21、emos电路实现ab+cd。（飞利浦一大唐笔试）34、画出cmos电路的晶体管级电路图，实现y=a*b+c（d+e）。（仕 兰微电子）以上均为画 eoms 电路图，实现一给定的逻辑表达式，。35、利用 4 选 1 实现 f（x,y,z）=xz+yz。（未知）x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的 反相， 0， 136、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门 实现（实际上就是化化成最小项之和的形式后根据卜（a*b）*（ e*d） ）=ab+ed37、给出一个简单的由多个 not,nand,nor 组成的原理图，根据输入 波形画出各点

22、波形。（infineon笔试） 思路：得出逻辑表达式，然后根据输入计算输出38、为了实现逻辑（a xor b） or （c and d）,请选用以下逻辑中的一种，并说明为什么？1 ) inv2) and3) or4) nand5) nor6) xor答案：nand （未知）39、用与非门等设计全加法器。（华为）40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当a为输入时，输出b波形为（仕兰微电 子） 写逻辑表达式,然后化简42、a,b,c,d,e进行投票，多数服从少数，输出是f （也就是如果 a,b,c,d,e 中 1 的个数比 0多，那么f输出为1,否则f为0）,用与非门实现

23、，输入数目没有 限制。（未知）写逻辑表达式，然后化简43、用波形表示 d 触发器的功能。（扬智电子笔试）easy44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）45、用逻辑们画出 d 触发器。（威盛 via 2003.11.06 上海笔试试题）46、画出 dff 的结构图,用 verilog 实现之。（威盛）47、画出一种 cmos 的 d 锁存器的电路图和版图。（未知）48、d触发器和d锁存器的区别。（新太硬件面试）49、简述latch和filp-flop的异同。（未知）50、latch和dff的概念和区别。（未知）51、latch与register的区别，为什么现在多用regist

24、er.行为级描述中 latch 如何产生的。（南山之桥）latch是电平触发，register是边沿触发，register在同一时钟边沿 触发下动作，符合同步电路的设计思想，而latch则属于异步电路设 计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯 片资源。52、用 d 触发器做个二分频的电路.又问什么是状态图。（华为）53、请画出用 d 触发器实现 2 倍分频的逻辑电路？（汉王笔试）54、怎样用 d 触发器、与或非门组成二分频电路？（东信笔试） 直接d触发器q反相输出接到数据输入55、how many flip-flop circuits are needed to di

25、vide by 16?（intel） 16分频？456、用filp-flop和logic-gate设计一个1位加法器，输入carryin 和 current-stage，输出 carryout 和 next-stage.57、用 d 触发器做个 4进制的计数。（华为）58、实现 n 位 johnson counter,n=5（南山之桥）59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器， 15进制的呢？（仕兰微电子）60、数字电路设计当然必问verilog/vhdl，如设计计数器。（未知）61、blocking nonblocking 赋值的区别。（南山之桥）非阻塞赋值：块内的赋

26、值语句同时赋值，一般用在时序电路描述中 阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合 逻辑描述中62、写异步d触发器的verilog module（扬智电子笔试）module dff8（clk , reset, d, q）;input clk;input reset;input 7:0 d; output 7:0 q;reg7:0 q;always (posedge clk or posedge reset) if(reset)q = 0;else q = d;endmodule63、用d触发器实现2倍分频的verilog描述？(汉王笔试) module divide2( clk

27、 , clk_o, reset);input clk , reset; outputclk_o;wire in; reg out ;always ( posedge clk or posedge reset)if ( reset)【篇二：2016 中兴硬件笔试题及答案】ass=txt2,如果已知6bit均匀量化的量化信噪比为30db,现增加到 8bit 均匀量化，那么，量化信噪比为（ a）参考：3, 光纤的损耗与波长相关，总的损耗是随着波长而变化的，损耗最 小的窗口是（ c）4,我国no7信令网采用的级数是（c）参考：5, 在移动通信系统中，通常采用（b）方式来实现热点地区的覆盖 参考：6,

28、一颗无向树的定点个数为6,贝Q边数为（c） 参考：c无向图的节点数等于边数+17, 停等式arq协议在下述哪种链路环境中性能最优（猜测c ） 参考：在停等式arq中，数据报文发送完成之后，发送方等待接收方的状态报告，如果状态 报告报文发送成功，发送后续的数据报文，否贝重传该报文。8,在齐次马尔科夫链中，若一步转移概率p(t=0)=O5，则在时刻t=3 时，一步转移概率为(a)参考：【篇三：硬件工程师面试题集(含答案,很全)】(dsp,嵌入式系统，电子线路，通讯，微电子，半导体)1、下面是一些基本的数字电路知识问题，请简要回答之。(1) 什么是 setup 和 hold 时间？答：setup/h

29、old time用于测试芯片对输入信号和时钟信号之间的时 间要求。建立时间(setup time)是指触发器的时钟信号上升沿到来以 前，数据能够保持稳 定不变的时间。输入数据信号应提前时钟上升 沿(如上升沿有效)t时间到达芯片，这个t就是建立时间通常所说的 setuptime。如不满足setup time,这个数据就不能被这一时钟打入 触发器，只有在下一个时钟上升沿到来时，数据才能被打入 触发器。 保持时间(hold time)是指触发器的时钟信号上升沿到来以后，数据 保持稳定不变的时间。如果hold time不够，数据同样不能被打入 触发器。(2) 什么是竞争与冒险现象？怎样判断？如何消除？

30、 答：在组合逻辑电路中,由于门电路的输入信号经过的通路不尽相 同,所产生的延时也就会不同,从而导致到达该门的时间不一致, 我们把这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰 脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生 竞争和冒险现象。解决方法：一是添加布尔式的消 去项,二是在芯 片外部加电容。(3) 请画出用 d 触发器实现 2倍分频的逻辑电路答：把 d 触发器的输出端加非门接到 d 端即可,如下图所示：(4) 什么是线与逻辑,要实现它,在硬件特性上有什么具体要求？ 答：线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬 件上,要用 oc 门来实现(漏极或者集电极开

31、路),为了防止因灌电流 过大而烧坏oc门，应在oc门输出端接一上拉电阻(线或则是下拉电 阻)。(5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？ 答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之 间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路 设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不 使用时钟脉冲做同步,其子系统是使用特殊的 “开始”和“完成”信号使之同步。异步电路具有下列优点：无时钟歪斜问题、 低电源消耗、 平均效能而非最差效能、模块性、可组合和可复用性。（7）你知道那些常用逻辑电平？ ttl与coms电平可以直接互连吗?答：常用的电平标

32、准，低速的有 rs232、rs485、rs422、ttl、cmos、lvttl、lvcmos、ecl、ecl、lvpecl 等，高速的有 lvds、gtl、pgtl、cml、hstl、sstl等。一般说来，emos电平比ttl电平有着更高的噪声容限。如果不考虑速度 和性能，一般 ttl 与 cmos 器件可以互换。 但是需要注意有时候负载效应可能 引起电路工作不正常，因为有些 ttl 电路需要下一级的输入阻抗作为负载才能 正常工作。（6）请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图 （数据接口、控制接口、锁存器/缓冲器） 典型输入设备与微机接口的逻辑示意图如下：2、你所知道的可编程

33、逻辑器件有哪些？答：rom（只读存储器）、pla（可编程逻辑阵列）、fpla（现场可编程逻 辑阵列）、pal（可编程阵列逻辑）gal（通用阵列逻辑），epld（可擦除的可 编程逻辑器件）、fpga（现场可编程门阵列）、epld（复杂可编程逻辑器 件）等 ，其中 rom、 fpla、 pal、 gal、 epld 是出现较早的可编程逻 辑器件，而 fpga 和 cpld 是当今最 流行的两类可编程逻辑器件。fpga 是基于查找表结构的，而 cpld 是基于乘积 项结构的。3、用 vhdl 或 verilog、 able 描述 8位 d 触发器逻辑4、请简述用eda软件（如protel）进行设计（

34、包括原理图和pcb图）到调试出样机的整个过程，在各环节应注意哪些问题？答：完成一个电子电路设计方案的整个过程大致可分： （1）原理图设计 （2）pcb 设计 （3）投板（4）元器件焊接（5）模块化调试 （6）整机调试。注意问题如下：（1）原理图设计阶段注意适当加入旁路电容与去耦电容；注意适当加入测试点和 0 欧电阻以方便调试时测试用；注意适当加入 0 欧电阻、电感和磁珠以实现抗干扰和阻抗匹配；（2）pcb 设计阶段自己设计的元器件封装要特别注意以防止板打出来后元器件无法焊接；fm 部分走线要尽量短而粗，电源和地线也要尽可能粗 旁路电容、晶振要尽量靠近芯片对应管脚； 注意美观与使用方便；(3)投

35、板说明自己需要的工艺以及对制板的要求(4)元器件焊接 防止出现芯片焊错位置，管脚不对应；防止出现虚焊、漏焊、搭焊等；(5)模块化调试先调试电源模块，然后调试控制模块，然后再调试其它模块 上电时动作要迅速，发现不会出现短路时在彻底接通电源 调试一个模块时适当隔离其它模块； 各模块的技术指标一定要大于客户的要求；(6)整机调试 如提高灵敏度等问题5、基尔霍夫定理kcl：电路中的任意节点，任意时刻流入该节点的电流等于流出该节点的电流(kvl同理)6、描述反馈电路的概念，列举他们的应用反馈是将放大器输出信号(电压或电流)的一部分或全部，回收到放大 器输入端与输入信号进行比较(相加或相减)，并用比较所得

36、的有效输 入信号去控制输出，负反馈可以用来稳定输出信号或者增益，也可 以扩展通频带，特别适合于自动控制系统。正反馈可以形成振荡， 适合振荡电路和波形发生电路。7、负反馈种类及其优点电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈 降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器 的线性和非线性失真，有效地扩展，放大器的通频带，自动调节作 用8、放大电路的频率补偿的目的是什么，有哪些方法 频率补偿是为了改变频率特性，减小时钟和相位差，使输入输出频 率同步相位补偿通常是改善稳定裕度，相位补偿与频率补偿的目标有时是 矛盾的不同的电路或者说不同的元器件对不同频率的放大倍数是不相同的 如

37、果输入信号不是单一频率，就会造成高频放大的倍数大，低频放 大的倍数小，结果输出的波形就产生了失真 放大电路中频率补偿的 目的：一是改善放大电路的高频特性，而是克服由于引入负反馈而 可能出 现自激振荡现象，使放大器能够稳定工作。在放大电路中， 由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理 想，为了解决这一问题，常用的方法就是在电路中引入负反馈。然 后，负反馈的引入又引入了新的问题，那就是负反馈电路会出现自 激振荡现象，所以为了使放大电路能够正常稳定工作，必须对放大 电路进行频率补偿。频率补偿的方法可以分为超前补偿和滞后补偿，主要是通过接入一 些阻容元件来改变放大电路的开环增益在高频

38、段的相频特性，目前 使用最多的就是锁相环9、有源滤波器和无源滤波器的区别无源滤波器：这种电路主要有无源元件 r、l 和 c 组成；有源滤波器： 集成运放和r、c组成，具有不用电感、体积小、重量轻等优点。集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有 源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽 有限，所以目前的有源 滤波电路的工作频率难以做得很高。10、名词解释：sram、ssram、sdram、压控振荡器(vco) sram： 静态 ram； dram： 动态 ram； ssram: synchronous static random access memory 同

39、步静态随机访问存储器，它的 一种类型的 sram。 ssram 的所有访问都在时钟的上升/下降沿启动 地址、数据输入和其它控制信 号均与时钟信号相关。这一点与异步sram 不同，异步 sram 的访问独立于时 钟，数据输入和输出都由地 址的变化控制。 sdram： synchronous dram 同步动态随机存储器 11 、名词解释： irq、 bios、 usb、 vhdl、 sdr。irq：中断请求(2)bios： bios 是英文 basic input output system 的缩略语，直译 过来后中 文名称就是基本输入输出系统。其实，它是一组固化到计 算机内主板上一个 rom

40、芯片上的程序，它保存着计算机最重要的基 本输入输出的程序、系统设置 信息、开机后自检程序和系统自启动 程序。其主要功能是为计算机提供最底层的、 最直接的硬件设置和 控制。usb： usb，是英文universal serial bus (通用串行总线)的缩 写，而其 中文简称为“通串线，是一个外部总线标准，用于规范电脑 与外部设备的连接和 通讯。(4) vhdl： vhdl 的英文全写是：vhsic(very high speed integrated circuit)hardware description language.翻译成中文 就是超高速集成电路硬件描述语言。 主要用于描述数字系统

41、的结构、 行为、功能和接口。(5) sdr：软件无线电，一种无线电广播通信技术，它基于软件定义 的无线 通信协议而非通过硬连线实现。换言之，频带、空中接口协 议和功能可通过软件下载和更新来升级，而不用完全更换硬件。sdr 针对构建多模式、多频和多功 能无线通信设备的问题提供有效而安 全的解决方案。12、单片机上电后没有运转，首先要检查什么 首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引 脚之间的电压，看是否是电源电压，例如常用的5v。接下来就是检 查复位引脚电压 是否正常。分别测量按下复位按钮和放开复位按钮 的电压值，看是否正确。然后 再检查晶振是否起振了，一般用示波 器来看晶振引

42、脚的波形，注意应该使用示波器探头的“x10档。另一 个办法是测量复位状态下的io 口电平，按住复位键不放，然后测量 io 口(没接外部上拉的p0 口除外)的电压，看是否是高电平，如果不 是高电平，则多半是因为晶振没有起振。另外还要注意的地方是， 如果使用片内rom的话(大部分情况下如此，现在已经很少有用外 部扩rom的了)，一定要将ea引脚拉高，否则会出现程序乱跑的情 况。有时用仿真器可以，而烧入片子不行，往往是因为 ea 引脚没拉 高的缘 故(当然，晶振没起振也是原因只一)。经过上面几点的检查， 一般即可排除故障 了。如果系统不稳定的话，有时是因为电源滤波 不好导致的。在单片机的电源引脚跟地

43、引脚之间接上一个01uf的 电容会有所改善。如果电源没有滤波电容的话， 则需要再接一个更 大滤波电容，例如 220uf 的。遇到系统不稳定时，就可以并上 电容 试试(越靠近芯片越好)。13、最基本的三极管曲线特性答：三极管的曲线特性即指三极管的伏安特性曲线，包括输入特性 曲线和输 出特性曲线。输入特性是指三极管输入回路中，加在基极 和发射极的电压vbe与由它所产生的基极电流i b之间的关系。输出特性通常是指在一定的基极电流i b控制下，三极管的集电极与发射极之间的电压vce同集电极电流ic的关系 图(1) 典型输入特性曲线图(2) 典型输出特性曲线图(3) 直、交流负载线，功耗线14、什么是频

44、率响应，怎么才算是稳定的频率响应，简述改变频率 响应曲线的几个方法 答：这里仅对放大电路的频率响应进行说明。在放大电路中，由于电抗元件（如电容、电感线圈等）及晶体管极间电 容的存在，当输入信号的频率过低或过高时，放大电路的放大倍数 的数值均会降低，而且还将产生相位超前或之后现象。也就是说， 放大电路的放大倍数（或者称为增 益）和输入信号频率是一种函数关系， 我们就把这种函数关系成为放大电路的频 率响应或频率特性。放大 电路的频率响应可以用幅频特性曲线和相频特性曲线来描述，如果 一个放大电路的幅频特性曲线是一条平行于x轴的直线（或在关心的 频率范围内平行于x轴），而相频特性曲线是一条通过原点的直线 （或在关心的频率范围是条通过 原点的直线），那么该频率响应就是稳 定的 改变频率响应的方法主要有：（1）改变放大电路的元器件参数；（2） 引入新的 元器件来改善现有放大电路的频率响应；（3）在原有放大电 路上串联新的放大电 路构成多级放大电路。15、给出一个差分运放，如何进行相位补偿，并画补偿后的波特图 答：随着工作频率的升高，放大器会产生附加相移，可能使负反馈 变成正反馈而引起自激。进行相位补偿可以消除高频自激。相位补 偿的原理是：在具有高放大倍数的中间级，利用一小电容c（几十 几百微微法）构成电压并联负反馈电路。可以使用电容校正、rc校