基本门电路和数值比较器的设计

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1、苏州大学电子信息科学与技术课程设计报告智力竞赛抢答答器种子和大树相遇学院专业班 级 XXXXXXX 学 号 XXXXXXXX 学生姓名种子和大树相遇指导教师 XXX 课程成绩 完成日期20xx年x月xx日课程设计任务书XXX学院XX专业课程名称XX时间XX学生姓名XXX指导老师XXX题目基本门电路和数值比较器的设计主要内容：利用VHDL设计基本门电路和数值比较电路模块，并使用EDA工 具对各模块进行仿真验证。基本门电路模块中包含与门、或门、异或门等6个基 本电路。数值比较器模块用来实现两个数值比较，结果用特定的二进制编码来表 Z示O要求：（1）通过设计计算机各组成部件的器件、设计指令系统及对应

2、的模型机、做复 杂模型机的实验，CPU系统与存储器扩展设计、接口技术应用设计等课题，掌握 计算机组成和接口技术的基本分析方法和设计方法,加深和巩固对理论教学和实 验教学内容的掌握，进 步建立计算机系统整体概念，初步掌握微机硬件开发方 法，为以后进行实际的计算机软、硬件应用开发打下良好的基础。（2）熟练操作设计所用的软硬件系统：TDN-CM+实验系统或EDA软件。（3）按要求编写课程设计报告，正确绘制程序流程图、实验接线图等，正确阐 述设计原理、方法和实验结果。（4）通过课程设计培养学生严谨的科学态度，认真地工作作风和团队协作精神。（5）在老师的指导下，要求每个学生独立完成课程设计报告的全部内容

3、。应当提交的文件：（1）课程设计报告。（2）课程设计附件（源程序、各类图纸、实验数据、运行截图等）。课程设计成绩评定学 院 XXXXXXXXXXX 专业 XX班级 XX学号XX学生姓名 XXX指导教师XXX课程成绩完成日期 2008.1.18指导教师对学生在课程设计中的评价评分项目优良中及格不及格课程设计中的创造性成果学生掌握课程内容的程度课程设计完成情况课程设计动手能力文字表达学习态度规范要求课程设计论文的质量指导教师对课程设计的评定意见基本门电路 和数值比较器的设计学生姓名：XXX 指导老师：XXX摘要系统采用 EDA 技术设计基本门电路和数值比较器中的两个部分，基本门电路模块中包含与门、

4、或门、异或门等 6 个基本电路。数值比较器模块用来实现两个数值比较， 结果用特定的二进制编码来表示。系统采用硬件描述语言VHDL把电路按模块化方式进 行设计，然后进行编程、时序仿真等。各个模块的结构简单，使用方便，具有一定的应 用价值。关键字门电路；EDA； VHDL；数值比较目录1 引 言 11.1 设计的目的 11.2 设计的基本内容 12 EDA 、VHDL 简介 12.1 EDA 技术 12.2硬件描述语言VHDL 23 设计规划过程 43.1基本门电路工作原理43.2数值比较器的工作原理43.3课程设计中各个模块的设计5结束语 8参考文献 10附录 111引言20世纪60年代初，美国

5、德克萨斯仪器公司TI （Texas Instruments）将各种基本逻 辑电路以及连线制作在一片体积很小的硅片上，经过封装后提供给用户使用，这就是集 成电路。从先前的采用半导体技术实现的计算机到现在广泛应用的采用高集成度芯片实 现的计算机。基本门电路和数值比较器作为计算机原理中的一个元件，因而成为深入研 究和了解基本逻辑电路的基石。本设计主要介绍的是一个基于超高速硬件描述语言VHDL 对基本门电路和数值比较器电路进行编程实现。1.1 设计的目的本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，深入了解计算 机组成的一些基本原理。并以计算机组成原理为指导，掌握计算机基本门电路和数值比

6、 较器电路的设计方法和思想。通过学习的 VHDL 语言结合所学的计算机组成原理知识， 理论联系实际，提高 IC 设计能力，提高分析、解决计算机技术实际问题的独立工作能 力。1.2 设计的基本内容利用 VHDL 设计基本门电路和数值比较电路模块，并使用 EDA 工具对各模块进行仿 真验证。基本门电路模块中包含与门、或门、异或门等6 个基本电路。数值比较器模块 用来实现两个数值比较，结果用特定的二进制编码来表示。2 EDA、 VHDL 简介2.1 EDA技术EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90 年代初从计算机辅助设计（CAD）、计

7、算机辅助制造（CAM）、计算机辅助测试（CAT） 和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计 者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成 逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适 配编译、逻辑映射和编程下载等工作。 EDA 技术的出现，极大地提高了电路设计的效 率和可*性，减轻了设计者的劳动强度。2.2硬件描述语言一一VHDL VHDL 的简介VHDL 语言是一种用于电路设计的高级语言。它在80 年代的后期出现。最初是由美 国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使

8、用范围较小 的设计语言 。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987 年成 为A I/IEEE的标准（IEEESTD 1076-1987）。1993年更进一步修订，变得更加完备，成 为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软 件都兼容了这种标准。VHDL的英文全写是：VHSIC （Very High eed Integrated Circuit） Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因 此它的应用主要是应用在数字电路的设计中。目前，它在中国的

9、应用多数是用在 FPGA/CPLD/EPLD 的设计中。当然在一些实力较为雄厚的单位，它也被用来设计 ASIC。 VHDL 语言的特点应用VHDL进行系统设计，有以下几方面的特点：（一）功能强大。VHDL具有功能强大的语言结构。它可以用明确的代码描述复杂的控制逻辑设计。 并且具有多层次的设计描述功能，支持设计库和可重复使用的元件生成。VHDL是一种 设计、仿真和综合的标准硬件描述语言。（二）可移植性。VHDL语言是一个标准语言，其设计描述可以为不同的EDA工具支持。它可以从 一个仿真工具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个 工作平台移植到另一个工作平台。此外，通过更

10、换库再重新综合很容易移植为 ASIC 设 计。（三）独立性。VHDL的硬件描述与具体的工艺技术和硬件结构无关。设计者可以不懂硬件的结 构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。程序设计的硬件目 标器件有广阔的选择范围，可以是各系列的CPLD、FPGA及各种门阵列器件。（四）可操作性。由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变 源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结构。（五）灵活性。VHDL最初是作为一种仿真标准格式出现的，有着丰富的仿真语句和库函数。使其 在任何大系统的设计中，随时可对设计进行仿真模拟。所以，即

11、使在原离门级的高层次 （即使设计尚未完成时），设计者就能够对整个工程设计的结构和功能的可行性进行查 验，并做出决策。 VHDL 的设计流程 用高级语言设计电路的流程： 在用高级语言来设计电路时,主要的过程是这样的：（1）使用文本编辑器输入设计源文件（你可以使用任何一种文本编辑器。但是，为 了提高输入的效率，你可以用某些专用的编辑器，如：Hdl Editor, Tubor Writer或者一 些EDA工具软件集成的HDL编辑器）。（2）使用编译工具编译源文件。HDL的编译器有很多，ACTIVE公司，MODELSIM 公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有

12、自己的编译器。（3）功能仿真。对于某些人而言，仿真这一步似乎是可有可无的。但是对于一个 可靠的设计而言，任何设计最好都进行仿真，以保证设计的可靠性。另外，对于作为一 个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。（4）综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。这一部 分的最终目的是生成门电路级的网表（Netlist）。（5）布局、布线。这一步的目的是生成用于编程 PROGRAMMING 的编程文件。 在这一步，将用到第（4）步生成的网表并根据CPLD/FPG厂商的器件容量，结构等进 行布局、布线。这就好像在设计 PCB 时的布局布线一样。先将各个设计中的门根据

13、网 表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接， 把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一些 时序信息到你的设计项目中去，以便与你做后仿真。（6）后仿真。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满 足你的设计要求。如果设计的电路的时延满足要求的话，则就编程了！3 设计规划过程3.1 基本门电路工作原理使用 VHDL 中的关系运算符实现各种门电路。门电路框图如图 3.1 所示。图 3.1 基本门电路框图3.2 数值比较器的工作原理利用IF_THEN_ELSE表达的VHDL顺序语句的方式，描述了一个数值比较器的电 路

14、行为，真值表如图3.2所示，实验模块如图3.3所示。结构体中的IF语句类似于软件 语言，比较符合人的思维，但写像 IF 这样的条件语句一定要注意条件的“完整性”与 “不完整性”，“完整”指列出了条件的所有可能及其对应的操作。完整的条件语句只能 构成组合逻辑电路，不完整的条件语句将引进寄存器，从而构成时序电路。这两者无所 谓对错，只是要根据自己的目的谨慎选择。随意写出的 IF 或其他条件语句往往使综合 结果与自己的本意相差甚远。输入输出ABY1Y2Y3AB100A=B010AB000a3.Oy1b3.Oy2Y3图 3.3 比较器的框图3.3课程设计中各个模块的设计课程设计中各个模块由 VHDL

15、实现后，利用 EDA 工具对各模块进行了时序仿真(Timing Simulation),其目的是通过时序可以更清楚的了解程序的工作过程。1. 基本门电路模块基本门电路可由VHDL程序来实现，下面是其中的一段VHDL代码：process(clk,key)BEGINif (key=111111) then cnt01999999 then cnt0=0;temp=key;else cnt0cccccccb THEN-aby1=1;y2=0;y3=0;ELSIF a=b THEN -a=by1=0;y2=1;y3=0;ELSIF ab THEN -aby1=0;y2=0;y3 EditorName:

16、500.0 ns600.0 ns700.0nsHOy2口叵800对其仿真图进行仿真分析：a,b为输入信号，yl,y2,y3为输出信号。当输入信号a=l,b=O 时，输出为 ab,yl=l,y2=y3=0;当输入信号 a=O,b=l 时，输出为 ab,yl=0,y2=0,y3=l;当输入信号 a=l,b=l 时，输出信号为 a=b,yl=O,y2=l,y3=O。数值比较器的引脚分配图如图 3.7 所示：Node NameDirec tionLocationI/O BankVref GroupI/O StandardReserved1a0InputPIN 993E；3 NLILVTTL (defa

17、ult)2alInputPINDO3E；3 NLILVTTL (default)3J a2InputPIN033E；3 NLILVTTL (default)4一a3InputPIN043E；3 NLILVTTL (default)5b0Input3B3 N0LVTTL (default)6blInputPIN3B3 N0LVTTL (default)7b2InputPIN073B3 N0LVTTL (default)8b3InputPIN讯3B3 N0LVTTL (default)9妙 ylOutputPIN 973B3 N0LVTTL (default)10妙 y2OutputPIN 983

18、B3 N0LVTTL (default)11妙 y：3OutputPIN 9 斗3B3 N1LVTTL (default)12n已网nod已BA图 3.7 数值比较器的引脚分配图结束语通过两星期的紧张工作，最后完成了我的设计任务一一基于VHDL基本门电路和数 值比较器电路的设计。通过本次课程设计的学习，我深深的体会到设计课的重要性和目 的性所在。本次设计课不仅仅培养了我们实际操作能力，也培养了我们灵活运用课本知 识，理论联系实际，独立自主的进行设计的能力。它不仅仅是一个学习新知识新方法的 好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在， 从而查漏补缺。希望学校以后

19、多安排一些类似的实践环节，让同学们学以致用。在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致 结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的 问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。在应用 VHDL的过程中让我真正领会到了其并行运行与其他软件（C语言）顺序执行的差别及 其在电路设计上的优越性。用VHDL硬件描述语言的形式来进行数字系统的设计方便灵 活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误， 降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。致谢本设计是在

20、 XXX 老师的精心指导和严格要求下完成的，从课题选择到具体设计和 调试，都得到肖老师的悉心指导，无不凝聚着肖老师的心血和汗水，她多次为我指点迷 津，帮助我开拓设计思路，精心点拨、热忱鼓励。她渊博的知识、开阔的视野和敏锐的 思维给了我深深的启迪。通过这次课程设计我从肖老师那学到不少有用的知识，也积累 了一定的电路设计的经验。参考文献1 潘松.vHDL实用教程M.成都:电子科技大学出版社,20002 侯伯亨，顾新.VHDL硬件描述语言及数字逻辑电路设计西安:西安电子科技大出版社,2003甘登岱.EDA培训教程.北京:机械工业出版社,20054 Jayaram.Bhaker.VHDL教程.北京:机

21、械工业出版社,2006附录基本门电路的程序代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; entity logic isPort (a,b,clk:in std_logic;key: in std_logic_vector(5 downto 0); c: out std_logic);end logic;architecture Behavioral of logic issignal temp: std_logic_vector(5 downto 0); signal cnt0: integer range 0 to 2000000;beginprocess(clk,key)BEGINif (key=111111) then cnt01999999 then cnt0=0;temp=key;else cnt0cccccccb THEN-aby1=1;y2=0;y3=0;ELSIF a=b THEN -a=by1=0;y2=1;y3=0;ELSIF ab THEN -aby1=0;y2=0;y3=1;END IF;END PROCESS;END RTL;