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1、熟悉 QuartusII 和 Verilog HDL 数字逻辑电路设计基础环境实验报告学生姓名：李旭 文超周班级学号：11自动化1138033 1138019指导老师： 潘秀琴实验报告内容一、实验名称： 学习 QurtusII 基本功能和使用方法，完成一位减法器、一位 加法器的原理图输入和文本输入、编译校验及功能仿真。二、实验学时：4 学时三、实验目的：熟悉 Quartus II 基本功能和使用方法，掌握原理图输入、文本输 入的步骤。四、实验内容：完成一位加法器、一位减法器的设计输入并进行仿真输出。五、实验原理：数字逻辑电路中各种门电路的功能和使用方法 六、实验步骤：1. 了解 quartus
2、II 的基本功能使用；2.设计输入：首先设计出逻辑电路，然后将所设计的数字逻辑电路以某种方式输 入到计算机中，Quartusll有原理图输入和文本（代码）输入两种输入模式。3设计编译校验：编译连接好的输入图形。七、实验结果：1.加法器：A.半加器波形图：Simulation WaveformsSimulation modt!: FunctiML：allLlB. 位全加器全加器：原理图：文本输入：Verilogl.vpodale nebit_f jlladd (ar cif sninif co jt); inpat afb ci;cutput sumfcojt;wire sun_tempfc_l
3、fc_2fc_3;5 xcrxorl (sun_tenipf arb);xor2 (suiaf sun_teinpr ci);andandl(c_lf afb;and2(c_2 f af ci);and3(c_3bfci);L2 cr -oil(co jtfc_lfc_2fc_3);endmadule波形图：2.减法器： 原理图：文本输入： jianfaqi.bdf| S Verilogmodule(af t： f s f co);inp at af t;c Jtput sfca;wire a_;net a_);xcr (sf aft);and (cof a_fb);endmadule波形图：
4、八、心得体会：这是使用这个软件的第二次实验对于软件的使用已经比较熟练能 够很快连接好电路进行试验九、附录：程序代码1.加法器：A. 半加器module adder(a,b,s,co);input a,b;output s,co;and X1(a,b);xor Y1(a,b);endmoduleB. 一位全加器module onebit_fulladd(a,b,ci,sum,cout);input a,b,ci;output sum,cout;wire sum_temp,c_1,c_2,c_3;xorxor1(sum_temp,a,b);xor2(sum,sum_temp,ci); andand1(c_1,a,b);and2(c_2,a,ci);and3(c_3,b,ci);oror1(cout,c_1,c_2,c_3); endmodule2.减法器module minus(a,b,s,co); input a,b;output s,co;wire a_;not (a,a_);xor (s,a,b);and (co,a_,b);endmodule
数电实验报告12
