北京邮电大学 数字逻辑期末模拟试题7

《北京邮电大学 数字逻辑期末模拟试题7》由会员分享，可在线阅读，更多相关《北京邮电大学 数字逻辑期末模拟试题7（6页珍藏版）》请在装配图网上搜索。

1、北京邮电大学 数字逻辑期末模拟试题7 - 本科试卷七 一、选择题每题2分，共30分 1八进制数A.(375.236)8 B.的十六制数是_。 (7D.4F)16(7D.4E)16 C. (7C.4F)16 D. (7D.3F)16 2.以下逻辑函数中，与A+B(A+C)等价的是_。 A. F=AB B.F=A+B C. A+BC D. F= B+C 3函数F的卡诺图如图1-1，其最简与或表达式是_。 A.F?ABD?ABD?ACD B.F?ABC?ACD?ABD C.F?ABC?ABD?ACD D.F?ABD?ABD?ABD AB CD 00 01 11 10 1 1 1 1 00 01 1

2、11 10 1 图1-1 44:10线译码器，输入信号端有_个。 A. 10 B. 2 C. 3 D.4 5用四选一数据选择器实现函数Y=A1A0?A1A0，应使_。 A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0 C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=0 6 图1-2所示的组合逻辑电路，其函数表达式为_。 F?A F?AB?BD?CD BC A B ?m(0,4,5,7,8,12,13,14,15) F-m(1,2,3,6,9,10,11) DF-m(0,8,12,14,15) B D F S Q C D R Q 图图1-3 7时序电路中

3、不可缺少的局部为_。 A. 组合电路 B.记忆电路 C. 同步时钟信号 D. 组合电路和记忆电路 n?1nQ?Q8与非门构成的根本RS触发器如图1-3 所示，欲使该触发器保持现态，即，1-2 那么输入信号应为_。 AS=R=0 BS=R=1 CS=1，R=0 DS=0，R=1 9n个触发器构成的计数器中，有效状态最多有_个。 A.n B.2n C.2n-1 D. 2n 10把一个五进制计数器与一个四进制计数器串联可得到进制计 数器。 A.4 B.5 C.9 D.20 11.下面不属于简单可编程逻辑器件的是_。 AEPROM BPAL CISP DGAL 12下面器件中，_是易失性存储器。 A.

4、 FLASH B.EPROM C.DRAM D.PROM 13双向数据总线常采用_ 构成。 A. 数据分配器B.数据选择器C.三态门D.译码器 14FPGA采用逻辑单元阵列构造，由三个根本模块阵列组成。_是系统的核心。 A.可组态逻辑块B. 通用逻辑块 C. 可编程互连连线D.可编程互连连线 15数字系统的初步设计通常指_。 A.设计控制器B.设计ASM 图C. 子系统的设计 D.子系统的划分 二、填空题每题2分，共18分 1布尔代数的根本规那么有代入规那么，_和对偶规那么。 2用卡诺图法化简逻辑函数比布尔代数法更容易得到最简的逻辑函数表达式，缺点是_受一定的限制。 3数据分配器是一种单路输入

5、，_输出的逻辑构件。 4组合逻辑电路在构造上不存在输出到输入的_，且电路的输出与_输入状态无关。 5某移位存放器的时钟脉冲频率为100KHz，欲将存放在该存放器中的数左移8位，完成该操作需要_时间。 6采用一对一法进展状态编码时，10个状态需要用_个触发器实现。 7RAM和ROM有三组信号线，它们是地址线，控制线，_。 8ispLSI 1032的I/O单元工作于输出状态时，其中有输出缓冲，_和_。 9控制器的控制过程可以用_图表示出来，它能和实现它的硬件很好地对应 起来。 三、组合逻辑设计12分 设计一个将8421BCD码转换成余3码的电路，用与非门实现。 (1)列出真值表； (2)卡诺图化简

6、； (3)写出表达式； (4)画出由与非门实现的逻辑图。 四、时序逻辑分析p 14分 分析p 图1所示同步计数电路。 (1)做出状态转移表和状态转移图； (2)计数器是几进制计数器？能否自启动？ (3)画出在时钟作用下各触发器输出波形。 图1 五、VHDL语言设计12分 用VHDL设计设计一个3位格雷码可逆计数器，y=1时计数器加，y=0时计数器减，其 状态图如图2所示： 图2 六、数字系统设计14分 有一个数字比拟系统，它能对两个16位二进制数进展比拟。其操作过程如下：先将两 个二进制数存入存放器RA和RB，然后进展比拟，最后将大数移入存放器RA中。设计 1系统方框图； 2ASM流程图； 3计数器型控制器。 第 6 页 共 6 页