计算机组成原理笔记唐朔飞版.pdf

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1、 目录 一、概念 . 2 一、 1 概念 . 2 一、 2基本组成 . 3 一、 3主要技术指标 . 5 一、 4 小结 . 5 二、系统总线 . 5 二、 1基本概念 . 5 二、 2总线结构 . 7 二、 3总线控制 . 9 二、 4 小结 . 12 三、存储器 . 12 三、 1简介 . 12 三、 2主存储器 . 13 三、 3 只读存储器 . 18 三、 4 存储器与 CPU的连接 . 18 三、 5高速缓冲存储器 . 19 三、 6辅助存储器 . 22 三、 7 小结 . 23 四、输入、输出系统 . 23 四、 1概述 . 23 四、 2 I/O接口 . 24 四、 3程序查询方

2、式 . 26 四、 4 接口中的中断 . 26 四、 4 DMA技术 . 29 四、 5 小结 . 32 五、计算机的运算方法 . 32 五、 1 无符号数 . 32 五、 2数的定点表示和浮点表示 . 34 五、 3定点运算 . 36 五、 4浮点四则运算 . 42 五、 5 ALU单元 . 43 五、 6小结 . 45 六、指令系统 . 46 六、 1机器指令 . 46 六、 2操作数类型及操作类型 . 46 六、 3寻址方式 . 47 六、 4指令格式 . 48 六、 5 RISC技术 . 48 六、 6 小结 . 49 七 CPU 的结构与功能 . 49 七、 1 CPU的结构 . 4

3、9 七、 2指令周期 . 50 七、 3 指令流水 . 54 七、 4中断系统 . 57 七、 5 小结 . 59 八、控制单元 . 59 八、 1微操作命令的分析 . 59 八、 2多级时序系统 . 61 八、 3 小结 . 64 九、控制单元的设计 . 64 九、 1组合逻辑设计 . 64 九、 2 微程序设计 . 66 九、 3设计举例 . 70 九、 4 小结 . 73 一、 概念 一、 1 概念 1、 硬件 :看的见，摸得着的电子元器件。 2、 软件分为 系统软件 ，应用软件 3、 系统软件：管理整个计算机系统，监视系统，合理调度系统资源，高效运行。包括：标 准程序库、语言处理程序（

4、汇编程序（翻译汇编语言的程序），编译程序），操作系统（批 处理、分时、实时）、服务程序（诊断、调试、连接程序）、数据库管理、网络软件。 4、 应用软件 ：科学计算、数据处理、过程控制、事务管理。 5、 计算机解 题过程： 6、 计算机层次结构： 7、 编译：高级语言全部语句一次性转换为机器语言程序 （补充虚拟机器 M4） 解释：源程序一条语句翻译成机器语言的一条语句，并立即执行。翻译一条执行一条。 例： BASIC语言 8、 计算机 体系结构：用机器或汇编语言编程的程序员能看到的传统机器的属性（指令集、 数据类型、存储器寻址技术、 I/O机理等抽象属性）。 计算机组成：是指的如何实现 计算机体

5、系结构中体现的属性。多数是硬件细节。 一、 2基本组成 1、典型冯诺伊曼 结构（运算器为中心） 2、硬件框图（存储器为中心） 图例：运算器：算数运算与逻辑运算； 存储器：存放数据与程序； 控制器：控制、指挥程序和数据的输入、运行以及处理运算的结果； 输入 /出设备：将熟悉的信息形式 与 机器能识别的信息形式装换。 3、 现代硬件框图 主要 含三大部分： CPU(运算器 +控制器 )（主频 +架构） 、 I/O设备、主存储器 4、 上机前的准备工作 建立数学模型 -设计算法 编写程序 5、 主存 主存的工作方式：按存储单元的地址号实现对存储字各位的 存（写入）、取（读出）。即按 地址访问存储器。

6、期间会用到两个寄存器 MAR 与 MDR。 MAR存储器地址 寄存器； MDR 存储器数据 寄存器。现在的发展是指令字长和数据字长是可变的（字节的整数倍）。 6、运算器 运算器包含 3个寄存器和一个算数逻辑单元（ ALU）。 3个寄存器包括 ACC（累加器）， MQ（乘 商寄存器），操作数寄存器。 MQ在乘法和除法计算中会用到。 7、控制器 所用到的寄存器：程序计数器（ PC）、指令寄存器（ IR）、控制单元（ CU） . PC与 MAR相关，存放当前欲执行指令的地址； IR存放当前指令，此内容来自 MDR。其中的操作码将送至 CU，用于分析指令。其中的地址 码将作为操作数的地址送至主存的 M

7、AR。 取指 -命令存储器读出一条指令； 例：控制器将 PC送到主存的 MAR，命令主存“读”，主存 MAR中的地址 所对应的单元内 容 进入 MDR。 MDR将此内容送给 IR。 分析 -分析指令需要的操作，并按寻址特征指明操作数的地址 -； 例： CU分析 IR中的内容，假如 IR 中的操作码部分为取数指令， CU将 IR中的地址码部分送 至 MAR，命令主存“读”，地址码对应的存储单元的内容进入 MDR，在根据四则运算的操作 要求， MDR中内容进入相应寄存器（此例为进入 ACC）。 执行 -根据操作数所在地址以及指令的操作码完成某种操作 -； 此步骤主要在运算器中进行，详细可参考四则运

8、算的过程。 一、 3主要技术指标 1、机器字长： CPU一次能处理数据的位数，与 CPU的寄存器位数有关。不能单从精度和数 的表示范围来考虑。 2、存储容量：存储容量 =存储单元个数 X存储字长。 MAR位数 反映存储单元的个数， MDR的位数 存储字长。 3、 运算速度 吉普森法 TM机器运算速度， fi 第 i种指令占全部操作的百分比； ti 第 i指令的执行时间。 MIPS-单位时间内执行指令的平均条数。 CPI-执行一条指令所需的时钟周期（主频的倒数） FLOPS-浮点运算次数每秒。 4、唐 朔 飞 版计算机组成原理 一、 4 小结 计算机软、硬件概念，计算机层次结构，基本组成，主要技

9、术指标，（机器字长、存储容量、 运算速度）。 重点：冯诺依曼结构的计算机 二、系统总线 二、 1基本概念 1、分散连接 以存储器为中心的冯诺伊曼结构，采用了中断技术（ CPU与慢速外设的分离）、 DMA技术（少 量干预 CPU的前提下，高速外设与主存交换数据）。 2、总线 ： 连接多个部件信息传输线，是各部件共享的传输介质。 总线由许多传输线或通路。串行传输与并行传输。 3、面向 CPU的双总线结构 单总线结构（总线争夺） 4、双总线结构 5、总线的分类 数据传送方 式 并行传输 串行传输 连接部件的 不同 片内总线 CPU内部、寄存器之间、寄存器与算逻单元与 ALU 通信总线 串行通信总线

10、种类多 并行通信总线 系统总线 （电路板之 间的总线） CPU 主存 与 I/O 信息传 输线 数据总线 传输功能部件的数据信息 地址 CPU 欲访问的存储单元的地址 或 I/O端口的地址。单向传输。 反映寻址范围 控制 发出控制信号的传输线。 单根是单向的，总体是双向的 6、物理实现 7、 指标 总线宽度 ：数据总线的根数； 标准传输率 ：总线上每秒能传输的最大字节量 （ MB/s） . 时钟同步、异步； 总线复用：地址总线与数据总线物理上是一根。提高利用率； 信号线数：地址、数据、控制三种总线数的总和； 总线控制方式：并发工作、自动配置、仲裁方式、逻辑方式、计数方式。 二、 2总线结构 1

11、、单总线 2、双总线（大中型计算机系统） 3、三总线 4、三总线 某时刻， DMA 总线与主存总线只 能用其一。 DMA:高速外设与主存连接 说明：局部总线：连接 CPU与 Cache 以及部分外设； 扩展总线：连接各种接口，再通过接 口连接外部设备； 系统总线：连接扩展总线，实现外设与主存信息交换；连接 Cache，实 现 Cache与主存信息交换。 5、四总线 外部设备做了区分，高速总线通过 Cache/桥 与局部总线 、系统总线进行通信。 6、举例： PCI总线 二、 3总线控制 1、 判优控制（仲裁逻辑） 主设备（有控制权） CPU ， 从设备（响应主设备）主存、外设 主设备发出总线请

12、求信号，总线控制器根据 判优、仲裁逻辑按一定的优先等级顺序 调度总 线的使用。 判优控制有 集中式 、分布式 （ DMA技术）。 2、集中式 详解 链式查询 BS总线忙； BR总线请求； BG总线同意。三条线都属于控制线的范畴。 BG 线将 IO设备串联，且确定了优先级。 特点：线路只需三根，对线路故障敏感。 计时器定时查询 接口提出总线请求， 总线控制部件接受到请求信号以后，开始计数，计数为 0时，设备地址 线上信号为 0，此时 IO接口 0检测自己是否发出过总线请求，若无，计数器累加， IO接 口 1检测自身是否发出请求，若是，则使用总线。 优先级：计数器先到谁，谁获得了总线使用权。在响应

13、某个接口之后，可以归零，可以累加， 控制灵活。线路较多。 独立请求方式 BR总线请求， BG总线同意。单独 提出请求，控制部件知道是谁提出了请求。 优先级：排队器，可用程序实现。控制灵活，设备扩展复杂，线路增多 ，响应时间短 。 3、总线通信控制（分时方式） 基本概念 四个阶段 ： 申请分配阶段：主设备提出申请，控制部件指定下一周期总线的使用权归谁； 寻址阶段：获得使用权的主设备发出从设备的地址； 传数：数据交换； 结束：主设备撤销系统总线上的残余信号。 总线通信控制 ： 解决通信双方如何获知传输开始与传输结束，如何协调、配合。 控制分类 ：同步通信、异步通信、半同步通信、分离式通信 4、 同

14、步通信 由统一时标控制数据传送，此时标由控制部件产生，其他各部件与其同步。 举例：“读”命令（即 CPU的数据输入） T1主模块发地址， T2 主模块发读指令 T3从模块提供数据 T4 主模块撤销读命令。 主模块在总线传输的固定的时刻进行命令的下达，不管从模块的具体实现过程，这就需要各 模块的参数的配合。工作效率较低，缺乏灵活性。 5、异步通信 应发方式（握手方式） ： 适合设备速率相差较大的。 6、半同步通信 : 综合同步异步，增加了 WAIT信号线。 （微机常见） 举例： “读”命令，参考同步通信中 ，在 T3 时刻主模块是要读数据的，但是在半同步中， 从模块如果没有准备好数据，可以置位

15、WAIT信号线通知主模块，这时主模块会加入 WAIT 时间，等到从模块准备好了，从模块再取消 WAIT信号，主模块回归正常。 请求信号与应答信号撤销的不同 方式分为三种： 不互锁、半互锁、全互锁（安全） 分析每条总线的空闲时间，可提高效率。 7、分离式通信： （大型机使用） 双主模块，将一个传输周期（总线周期）分解为两个子周期。 第一子周期：主模块 A在获得总线使用权之后，将命令、地址、主模块 A的编号及其他信 息 发到系统总线上，主模块 B接受。传输完成后，模块 A立即放弃总线使用权。不用在线 等 B的处理结果。 第二子周期： B处理完成后，申请总线使用权，将 A的编号、 B的地址以及有效数

16、据上传总 线，供 A接收。 二、 4 小结 本章讲述总线概念、分类、特性、结构及控制。 重点内容： 要求掌握系统总线在计算机硬件结构中的低位和作用，以及为了克服总线瓶颈 问题而采用的多总线结构。此外，为了解决众多部件 争用总线，必须对总线进行判优和通讯 控制。 三、存储器 三、 1简介 1、 分类 存储方式 半导体（主存） 光盘 磁表面（附存） 存取方式 随机存储器 RAM 静、动态 串行访问存储器 （顺序存取、直接存取） 只读存储器 ROM 在计算机的作用 主存（ RAMROM） 闪存 辅存 (磁盘、磁带、光盘 ) 缓存 2、层次结构 （多级） PS : 辅存可以划出部分空间作为主存，用来存

17、储程序 -虚拟存储器（ CPU与操作系统支持）。 三、 2主存储器 1、简介 引入缓存的原因： 1、 CPU追求速度，主存追求容量。 2、程序的集中式原理：计算机执行程序的 位置相对集中，顺序执行语句分布较密集。 缓存就可以小部分主存内容的拷贝。 CPU 在执行时，优先采用缓存中的内容（命中）； 若缓存中没有， CPU 到主存中取，并且将 主存中的一段拷贝到缓存之中，为以后的 CPU工作做准备。 容量 =单元个数 X字长 存储字是存储的单元，不是二进制 位，而是存储字节的整倍数。 存储字长 取 8的倍数； 可按字、字节寻址； MDR与 MAR都位于主存中。 不同的机器 字节地址与字地址的 选取

18、是不同的。 2、 半导体 存储芯片 地址线和数据线可以反应存储芯片的容量 2 地址线根数 X数据线 根数 。 地址线是单向输入的；数据线双向；读写指出读写操作，片选线选择存储芯片。 译码驱动方式：线选法、重合法 。 线选法（容量较小）： 重合法（容量较大存储片） 横向、纵向交叉项可送出。 3、 随机存取存储器 （即上图中每一个交叉点的电路细节放大） 静态 RAM读出时数据不变， 掉电时丢失。 下图为静态 RAM的空间电路： 行列选择、读写切换 ; T1-T4 是双稳态电路结构，左右数据（ A A）互反 。 ”读 ” 时间序列 ： （以 intel 2114为例） 时间段 内容 时间段 内容 t

19、RC 两次 读 操作的间隔时间 tA 从地址有效到数据稳定的时间 tCO 片选有效到稳定输出 tOTD 片选失效到输出高阻 tOHA 地址失效到输出高阻 注意： tA tCO 应同时满足， tOHA 保证所读数据可靠 “写”时间序列 时间段 内容 时间段 内容 tWC 两次 写 操作的间隔时间 tAW 滞后 ：防止无效写入 tW 写入时间 tWR 写恢复时间：片选无效到地址无效 tDW 数据线上的有效数据提前 片选信 号与写信号消失 之前的时间 tDH 有效数据 在 片选信号与写信号消 失 之后的延迟时间 注意： tWC = tAW + tW + tWR ； tDH 主存读写周期 I/O读写周

20、期 X= - 2n). 移码表示中 0 是唯一的， 最小的移码值为全 0 。当浮点数的阶码用移码表示，很方便的看 出阶码的大小。 移码 和 补码只是符号位相反。其他相同。 五、 2数的定点表示和浮点表示 1、 定点表示：小数点固定在某一位置的数， 纯 小数 -小数点位于符号位与数值位之间 ，数值 位数为 n，表示的范围是 (1-2-n) (1-2-n) 纯 整数 小数 点定在数值位的末尾， 若数值位数为 n，表示的范围是 (2n-1) (2n-1) 2、 浮点数：小数点可以浮动的数。（科学计数法） 3、 规格化：为了提高数据精度以及 便于浮点数的比较，在计算机中规定了浮点数的尾数 S 用纯小数

21、形式。 规格化后精度最高。 当基数为 2 时，尾数最高位是 1的数为规格化数。 左规，尾数相对于小数点左移 1位，阶码减 1。 右规，尾数相对于小数点右移 1位，阶码加 1。 阶码是整数，阶符和阶码的位数 M 合起来反映浮点数的表示范围 和小数点的实际位置。 尾数是小数，位数 N反映了浮点数的精度；数符 Sf表示浮点数的正负。 浮点数的表示范围： 上溢时，机器停止运算，中断溢出处理 。下溢时，机器按机器零处理，继续运算。 5、定点、浮点比较 项目 浮点 定点 表示范围 大 精度 高 运算步骤 复杂 速度 低 溢出判断 阶码判断 数值判断 比例因子 无 有 程序编程 好 负数 反码 尾数数值部分

22、 各位求反，其他位不变 符号位不变，其他各位取反 负数 补码 尾数数值部分 各位求反加 1，其他不变 6、 IEEE 754 五、 3定点运算 1、 有符号数的 算数 移位运算 小数点不动，相对于小数点移位。 补 0还是补 1？ 2、硬件框图 2、逻辑移位 无符号数的运算。 移位后，补 0。 3、 定点 加减法步骤： 补码用作加减法运算 公式 数值连同符号位一同参与运算，符号位产生的进位自然丢掉。 负数的原码左移是高位丢 1，结果 出错；低位丢 1，影响精度。 负数的补码左移，高位丢 0，结果 出错；低位丢 1，影响精度。 负数的反码左移，高位丢 0，结果 出错，低位丢 0，影响精度 。 负数

23、的补码分析可得：由低位向 高位找到第一个“ 1”时，此“ 1” 的左边与此负数的反码相同，右 边与此负数的原码相同，所以移 位时，左添 0，右添 1. 溢出判断 一位符号位的判断方法： 不论是作加法还是减法，只要实际参与操作的两个数（减法时即 为被减数 和“求补”以后的减数）符号相同，结果又与原操作数的符号不同，即为溢出。 两位符号位判断： 当 2位符号位不同时，表示溢出，否则，无溢出。不论是否发生溢出， 高位（第 1位）符号位永远代表真正的符号 4、定点乘法 5、原码乘法 原码一位乘 先求数值的原码，将源码拆成数值部分和符号部分，乘积的符号位为两乘数符号的异或运算。 数值部分为两乘数的绝对值

24、的相乘。 用移位的次数判断乘法是否结束。 注意：部分积取 n+1位，以便存放乘法过程中绝对值大于或等于 1的值（有进位）；乘积的 数值部分是两数的绝对值相乘，右移操作为逻辑右移（左边补零）。 乘法 可用 加和移位实现 n = 4，加 4次，移 4次 由乘数的末位决定被乘数是否与原部分相加，然 后右移 1 位形成新的部分积，同时，乘数右移 1 位（末位移丢），空出高位存放部分积的低位。 被乘数只与部分积的高位相加。 运算规则 用一个寄存器存放被乘数， 一个寄存器存放乘积的高位。 另一个寄存器存放乘数及乘积的低位 再配上加法器及其他相应电路。 原码两位乘 符号位与数值位分开计算，用 两位 乘数的状

25、态来决定新的部分积如何形成，提高效率。 部分积 是否加 和 怎么加被乘数？见下表： 注意： 3 = 4 - 1 先完成减 1倍的被乘数 （采用加补码实现） ， 再完成加 4 倍被乘数 ，可在 将在下次参与运算的两位乘数 上加 1，因为最终的目的是加 上 4倍的被乘数，所以直接将此任务拜托给下一次运算，当然要有相应的 CJ寄存器告诉下 次计算的这个事 。 右移两位按补码右移规则实现。 部分积的绝对值可能大于 2，部分积取三位符号位，且最高位作为真正的符号位。 当乘数为偶数时，乘数的最高位增加 00，在最后一次加法运算时，需与 CJ 位结合，完成运 算。最后一步加法不用移位。 乘数是奇数时，最高位

26、增加一个 0. 部分积的右移遵循补码右移的规则。 下图为运算规则： 硬件电路 和 控制逻辑。 S :乘积的符号位 计数器 ：加法、乘法的次数 GM 乘法 原码一位乘 与 二位乘的比较 6、补码乘法 补码一位乘 方法一：校正法 当乘数的 符号位正时，不管被乘数 符号如何，可按原码乘法的规则运算。 当乘数为负时，把乘数的补码 y补 去掉符号位，当成一个正数与 x补 相乘，然后加上 -x补 进 行校正。 乘 积的符号位在运算中自然形成。这是补码与原码的区别。 方法二：比较法 增加一位 y n+1 =0，部分积初值 Z0补 为 0，每一步乘法由（ yi+1 - yi）（ i= 1,2,3， n）决定原

27、部 分积加 x 补 或加 - x 补 或加 0，再右移一位得到新的部分积，以此重复 n步。第 n+1 步 由（ y1 y0）决定原部分积加 x 补 或加 - x 补 或加 0，但不移位，即得 x y补 。 运算法则： 硬件 补码两位乘：比较 yn+1 yn yn-1 八条规则： 7、原码 除法： 小数定点除法 前提条件： 0 |被除数 | 0 1 2Ri y* （ y的绝对值） RI 0 0 2Ri + y* 特点：上商 n+1 次；第一次上商判溢出；移 n次，加 n+1次；用移位次数判断除法是否结 束。 8、 补码除法 符号位与数值一起运算。商值？ 商符？ 新的余数？ 商值？比较被除数（余数

28、）和除数的大小。比较 X 补 y 补 Ri 补 y 补 商符？ 自动形成。 新的余数？ GD 除法标志； S:结果的符号位； V:溢出 计数器 c 求解 过程：比较 X 补 y 补 ，确定商的正负；然后循环求商、求新余数；末位商恒置 “ 1”。 五、 4浮点四则运算 1、浮点加减法 对阶 - 两数的小数点位置对齐； 先求出阶差，再按小阶向大阶看齐，使阶小的尾数向右移位。 阶码拉齐。 尾数求和 对阶后 的两尾数按定点加减运算 求和（差）。 规格化 为增加有效数字位数，提高运算精度，将求和（差）后的尾数规格化。 规格化形式： 1/2 =|S|0,补码形式 S补 =00.1xxx, SACC. CO

29、M 累加器取反指令 累加器内容取反，并将结果送至累 加器。 SHR 算术右移一位 累加器内容算术右移一位的操作 L(ACC)R(ACC),ACC0A CC0(符号位不变 ) CSL 循环左移一位 累加器内容循环左移一位 R(ACC)L(ACC) ACC0ACCn STP 停机指令 运行标志触发器 G， G=1，机器运行， G=0，停机 0G 执行阶段的 访存 指令 ADD x 加法指令 累加器内容与主存 x地址单元 的内容相加，结果送累加器。 STA x 存数指令 将累加器 ACC 的内容存入主存 x地址中。 LDA x 取数指令 将 x地址内容放入累加器 ACC 中。 执行阶段的 转移 指令

30、 JMP x 无条件转移指令 将指令地址码 x送至 PC. Ad(IR)PC BAN x 条件转移指令（负 则转移）指令 根据上一条指令运行的结果决定下 一条指令的地址，上一条结果为负， 则将 x送至 PC，若为正，顺序执行。 A0Ad(IR)+(- A0)(PC) PC 中断周期数据流 CU把用于保护程序断点的存储器特殊地址（如堆栈指针的内容）送往 MAR,并送到地址总线 上；同时 PC内容（程序断点）送到 MDR； CPU通过控制总线命令存储器“写”； MDR中的 数据通过数据总线传至存储器； CU指示 PC+1. 向量地址形成部件输出至 PC,程序转移到了入口地址；关中断，将允许中断触发

31、器清 0，硬 件线路完成。 七、 3 指令流水 1、概念 提高放存速度：提高存储芯片性能 & 从体系结构上采用多体、 Cache等分级存储措施。 改进系统的结构，开发系统的并行性。 并行性：同时性 两个或多个事件在同一时刻发生； 并发性 两个或多个事件在同一时间段发生。 并行性的不同级别： 作业级或程序级、 任务级或进程级、指令之间级、指令内部级 前两级为粗粒度，并行性一般用算法实现，多个处理机分别运行多个进程，多个处理机合作 完成一个程序。计算机体系结构 后两级为细粒度，并行性一般用硬件实现。指令流水。 2、指令流水 顺序串行，部件效率低， 在指令的执行阶段不访存，利用此段时间取下一条指令。

32、二级流水。 指令部件取一条指令，并将其暂存，若执行部件空闲，就将暂存的指令传给执行部件执行。 同时，指令部件“指令预存”下一指令。 3、更加细分指令处理过程 组合逻辑设计时用 六级流水。 若出现存储器访问冲突，无法并行执行。时 间不等或转移指令 也影响。 4、影响因素： 访存冲突 ： 操作数存储器和指令存储器分开； 指令预取队列（前提是访存时间很短），提 前取出若干条， 相关问题： 程序的相近指令出现某种关联（控制相关（条件转移）、数据相关）。指令流水线 会停顿。 数据相关，即相近的指令共用一个存储中的数据，利用旁路技术（执行部件和指令部件设置 直接传送数据的通路。） 还有读 -写相关、写 -

33、读相关、它 -写相关。 指令的执行时间一般大于取指时间。取指阶段可能等待一段时间。 当遇到条件转移指令时，下一条指令不可知，必须等到执行结束后，才能获知条件是否成立。 决定下一指令地址。这时，“猜测法”即指令部件还是“预取”顺序指令。可能有时间损失。 5、多发技术 超标量技术、超流水线、超指令字技术。 超标量：在每个时钟周期同时并发多条独立指令， 并行两条及以上指令编译并执行。硬件配 备多个功能部件和指令译码电路，以及多个寄存器端口和总线，编译程序决定哪条相邻指令 可并行执行，编译时要将可并行的指令放在相邻处。 超流水线：将一些流水线寄存器插入到流水线段中，流水线再分道。靠编译程序解决优化问

34、题。 超长指令字（ VLIW）：编译程序在编译时挖掘出指令间潜在的并行性后，把多条能并行操作 的指令组合成一条具有多个操作码字段的超长指令 。此条超长指令控制 VLIW机中多个独 立工作的功能部件。每个操作码控制一个，功能部件，相当于同时执行多条指令。 对编译器要求高，对 Cache 容量要求大 超标量与超长指令字 多条指令在多个处理器中并行处理的体系结构，在一个时钟周期内流出多条指令。 6、指令流水线结构 7、运算流水线 对阶 、尾数加、结果规格化。每一段都有单独的硬件电路完成。 采用流水线的前提应有足够的数据来源。 把处理过程分解成 7 个相同 的 时间段数。 七、 4中断系统 1、中断举

35、例：主机与 I/O 交换信息，电源掉电，实时处理系统，分时系统的程序切换。 人为设置、程序性事故（定点溢出、浮点溢出、操作码不能识别）、硬件故障、外部事件等 2、分类：不可屏蔽中断，可屏蔽中断。 3、功能： 如何发出 CPU中断源；优先级；响应中断的时间、方式；保护现场；入口地址；恢复现场； 中断处理过程中的新中断。 4、中断请求标记与判优 设置中断请求标记触发器寄存器 INTR。 INTR不 仅在集中在 CPU的中断系统内，而且分散在各个中断源的接口电路中。 5、判优逻辑 硬件排队 ：链式排队器，对应的中断请求触发器分散在各接口电路中。参见 I/O接口中断 集中在 CPU内的排队器： 浮点乘

36、法与浮点加法 分段不同。 尾数乘可以和阶码运算同时进 行。尾数乘本身就是流水线 左到右，高到低 软件排队 编写查询程序。 6、中断入口地址寻找 硬件向量法 （输入为排队器 的输出）通过编码器形成中断向量。在向量地址中的无转移指 令，转移到入口地址。或者在向量地址中存放的内容为 入口地址。速度快 软件查询法：软件编辑时，查到有中断请求， 接着安排一条转移指令，指向中断服务程序入 口地址。灵活 7、中断响应的条件 允许中断触发器 EINT 相应位置 1. 8、中断响应时间 CPU总是在指令执行周期结束后，响应任何中断源的请求。 9、中断隐指令： 自动进行，可硬件实施。 保护程序断点：将当前 PC（

37、程序断点）保存到存储器中。 寻找中断服务程序的入口地址 ：硬件、软件方法 关中断： CPU响应某个中断请求，为了不受新的中断影响，禁止 CPU再次响应新中断 10、保护现场 保护现场，保护程序断点（中断隐指令）；保护 CPU内部各寄存器内容（中断服务程序中由 用户或系统用机器指令编程实现） 恢复现场，在中断返回前，服务程序将寄存器内容恢复到以前状态 。 11、多重中断 多重中断地开中断在中断服务程序中实现，在中断服务程序的开始（单中断在服务程序最后 开中断），允许比现在的中断优先级更高的中断 进入。看下例： 多重中断的断点保护的每次中断都要保存，可用堆栈实现，由隐指令实现，对用户透明。 12、

38、屏蔽技术： 完成触发器 D，中断请求触发器 INTR 屏蔽触发器 MASK。 屏蔽字的“先入为主”，可以改变优先级。 七、 5 小结 重点 :认识到机器的核心是 CPU，通过对 CPU的功能和内部结构的了解，掌握机器完成一条 指令的全过程是在 CPU的统一指挥一下进行的。此外为了进一步提高数据的处理能力，开 发系统的并行性，在现代计算机中大量采用流水技术。 难点： 中断技术在现代计算机中起着重要作用。可以和第 5章学习建立整机的概念。 八、控制单元 八、 1微操作命令的分析 1、指令周期对应的微操作。 取指周期，间址周期 执行周期中的非访存指令；访存指令；转移指令 中断周期 参见七、 2、 2

39、。 2、控制单元 外特性： 举例 1不采用 CPU内部总线方式： ADD X 取指周期： 屏蔽字（屏蔽触发器的集合）每 一位对应一个中断源。中断优先 级与屏蔽字有对应关系。当前中 断的屏蔽字只对 比自己高的优 先级开放。将更低优先级的屏蔽 位置 1. 时钟 ：每个微操作占用一定时 间；各个微操作先后顺序进行。 指令寄存器 ：操作码字段，与时 钟配合，产生不同的控制信号。 标志 ： CPU当前状态的反映 控制总线信号 ：中断、 DMA 输出 ： CPU的控制信号；送至控 制总线的信号。 间址周期： 执行周期： 举例 2 采用 CPU内部总线方式 注意： 图中的 Y、 Z为中间寄存器。暂存下一操作

40、数。 八、 2多级时序系统 1、机器周期：所有指令执行过程中的一个基准时间。取决于指令功能和器件速度。 分析机器指令的执行步骤和每步所需的时间。 机器内的操作可分为 CPU内部操作，和 对主存的操作 两大类。 机器周期 = 存取周期 = 取指周期 =访问一次存储器。 2、时钟周期（节拍、状态） 时钟 周期：来控制产生每一个微操作 的命令。一个机器周期包含若干个时钟周期。即节拍。 节拍的宽度对应一个时钟周期。 连续的节拍构成了微操作的序列。 指令周期、机器周期、节拍 和时钟周期的关系见下图：上图为定长的机器周期，下图为不 定长的机器周期。每个机器周期内节拍数也可不等。 3、控制方式 控制单元控制

41、一条指令执行的过程，实质上是依次执行一个确定的微操作序列的过程。 同步控制 ：统一的基准时标的时序信号所控制的方式。要求所有部件跟上节拍 具体方案：定长的机器周期（取最长的）；不定长 的机器周期内节拍数不等；中央控制和局 部控制相结合（结合前两种方案） 见下图 ； 异步控制： 时序由专门的应答线路控制， CU执行微操作后，等待确定完成后，才进行新的。 联合控制 ：同步异步相结合，对大部分统一、小部分区别对待。 人工控制 ： Reset （复位键）。 4、控制举例 8085 八、 3 小结 讲述微操作命令的分析和功能 重点：理解控制单元为完成不同的指令所发出的各种操作命令，及指令周期、机器周期、

42、时 钟周期、与操作命令的关系。 难点：微操作命令的分析 和多级时序系统 九、 控制单元的设计 九、 1组合逻辑设计 1、组合逻辑控制单元框图 2、节拍安排原则 微操作的先后顺序不得随意改变； 被控对象不同的微操作，尽量安排在 一个节拍内 完成； 占用时间较短的微操作，尽量安排在一个节拍内完成 ，并允许有先后顺序。 时钟：脉冲序列 节拍发生器：计数器 命令 名称 作用 微操作节拍安排 取指周期 间址周期 执行周期中的 非访存 指令 CLA 清除累加器指 令 只完成清除累加器操作 0ACC. COM 累加器取反指 令 累加器内容取反，并将结果送至累 加器。 SHR 算术右移一位 累加器内容算术右移

43、一位的操作 L(ACC)R(ACC),ACC0ACC0( 符号位不变 ) CSL 循环左移一位 累加器内容循环左移一位 R(ACC)L(ACC) ACC0ACCn STP 停机指令 运行标志触发器 G， G=1，机器运 行， G=0，停机 0G 执行阶段的 访存 指令 ADD x 加法指令 累加器内容与主存 x地 址单元的内容相加，结 果送累加器。 STA x 存数指令 将累加器 ACC 的内容 存入主存 x地址中。 LDA x 取数指令 将 x地址内容放入累加 器 ACC中。 执行阶段的 转移 指令 JMP x 无条件转移指 令 将指令地址码 x送至 PC. Ad(IR)PC BAN x 条件转移指令 根据上一条指令运行的结果决定 A0Ad(IR)+(- A0)(PC) PC （负则转移） 指令 下一条指令的地址，上一条结果为 负，则将 x送至 PC，若为正，顺 序执行。 3、组合逻辑设计步骤 首先根据已有微操作的节拍安排，列出微操作命令的操作时间表。 然后，写出每一个微操作命令的（控制信号）的逻辑表达式。 最后，根据逻辑表达式画出相应的组合逻辑电路。 举例：最