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1、NiosII 和 SDRAM 时钟相位计算如何连接 NiosII 和 SDRAMSDRAM 和 NiosII 连接的典型电路框图如下图所示。SDRAM 和 System 使用同一个 PLL 输出时钟，可以保证 SystemClock 和SDRAMClock 的相对抖动比较小。外部晶振的时钟送入 PLL，然后由 PLL 产生两个同频的时钟一个供给 NiosII 系统使用，另一个供给 SDRAM 使用。(把 PLL 设置成 ZeroBufferMode 可以比较方便地控制 SDRAMClock 和输入时钟 ExternClock 的相位关系。)NiosII 系统中的 SDRAM 控制器和 SDRA
2、M 通过双向数据线以及其它的单向控制线和 SDRAM 相连。SDRAMClock 通常是 E0 输出或者 C2 输出，E0 和 C2 都是 PLL 专用于输出外部时钟的，有比较小的抖动。由于一个 FPGA中通常有若干个 PLL，综合后使用哪个 PLL 是由输入时钟 ExternClock 决定的，所以 SDRAMClock 必须和 ExternClock 是同一个PLL 的专用输入管腿和专用输出管腿。调试 SDRAM 和 NiosII 的最关键是调整 SDRAMClock 的相位。下面推导 SDRAMClock 和ExternClock 的相位关系。用实线向上箭头表示 ExternClock
3、的上升沿，用虚线向上箭头表示 SdramClock 的上升沿。先看第一种情况：FPGA 输出数据，而 SDRAM 采样数据FPGA 在 ExternClock 上升沿的时候送出数据，经过最大 Tcoutmax(FPGA)的时间在 FPGA 的管腿输出，由于 SDRAM 的输入建立时间为 Tsu(SDRAM)，所以 SdramClock 的采样时机必须在信号到达 SDRAM 后再等 Tsu(SDRAM)。忽略 PCB 板传输延时，有：Tlead=T(Tcoutmax(FPGA)+Tsu(SDRAM)；其中 Tlead 为 SDRAMClock 相对 ExternClock 的最大提前量，T 为时
4、钟周期。在下一个时钟上升沿来了后，FPGA 会驱动新的信号，在经过最小 Tcoutmin(FPGA)的时间(相当于输出保持时间)可能把先前驱动的信号冲掉，而 SDRAM 要求输入信号要求在采样的时候保持 Tih(SDRAM)的时间，所以 SDRAM 的采样时机必须在Tcoutmin(FPGA)到来之前 Tih(SDRAM)。忽略 PCB 板传输延时，有：Tlag=Tcoutmin(FPGA)-Tih(SDRAM)；其中 Tlag 为 SDRAMClock 相对 ExternClock 的最大落后量，Tih(SDRAM)为 SDRAM 输入保持时间。第二种情况：SDRAM 输出数据，FPGA 采
5、样数据。分析和上面类似，最后有：Tlead=Tcoutmin(SDRAM)-Tih(FPGA)；Tlag=T(Tcoutmax(SDRAM)+Tsu(FPGA)；选取最小的 Tlead 和最小的 TlagSDRAMClock 的允许最大提前量和最大的落后量。举个例子：NiosII 和SDRAM(MT48LC4M32B2-7)相连主频 100MHz。其数据如下：-DataIn:Tsu=2ns,Tih=1ns-DataOut:Toh(Tcoutmin)=2.5ns,Thz/tac(Tcoutmax)=5.5ns(CL=3)l2.5一5.5ns(DataUndefined)FGPA 的数据可以在编译
6、报告的时序分析部分得到，Tcoutmax(FPGA)，Tsu(FPGA)，Tih(FPGA)分别可以从 Tco,Tsu，Th 部分得到各个 SDRAM 相关信号的最大值。而 Tcoutmin(FPGA)则可以运行 Fasttimingmodeltiminganalyzer 来得到。比如：DataIn:Tsu=1.75ns,Tih=0ns-DataOut:Tcoutmin(FPGA)=2ns,Tcoutmax(FPGA)=5.5nsTlead=T(Tcoutmax(FPGA)+Tsu(SDRAM)=10ns5.5ns2ns=2.5nsTlead=Tcoutmin(SDRAM)-Tih(FPGA)=2.5ns0ns=2.5ns选一个小的，仍然是 2.5ns。即 Tlead=2.5nsTlag=Tcoutmin(FPGA)-Tih(SDRAM)=2ns1ns=1nsTlag=T(Tcoutmax(SDRAM)+Tsu(FPGA)=105.5ns1.75ns=2.75ns选一个小的，即 Tlag=1ns。所以 SDRAMClock 的相对 ExternalClock 相位为一 2.5ns+1ns 之间。在生成 PLL 时指定在这个范围内的相位偏移就可以了。注意：因为 FPGA 的时序分析报告都是以 ExternalClock 来算的，所以我们并没有使用 SystemClock 来分析。
NiosII和SDRAM时钟相位计算
