2023年最新版计算机组成原理白中英本科生试题库整理附答案

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1、一、选择题1从器件角度看,计算机经历了五代改变。但从系统结构看,至今绝大多数计算机仍属于()计算机。并行B冯诺依曼C智能D串行某机字长32位，其中位表达符号位。若用定点整数表达,则最小负整数为（）。A-(31-）B-(20-1)(3+)D-(231）以下相关运算器描述，（C ）是对的。A只做加法运算B只做算术运算C算术运算和逻辑运算只做逻辑运算4 EOM是指( ）A读写存放器B只读存放器C闪速存放器D电擦除可编程只读存放器常见虚拟存放系统由（ )两级存放器组成，其中辅存是大容量磁表面存放器。Acah-主存B主存辅存Ccace辅存D通用寄存器-e6RISC访内指令中，操作数物理位置通常安排在(D

2、 ）A栈顶和次栈顶B两个主存单元C一个主存单元和一个通用寄存器D两个通用寄存器7目前CPU由（B）组成。A控制器控制器、运算器、caeC运算器、主存D控制器、ALU、主存流水CP是由一系列叫做“段”解决部件组成。和具有m个并行部件PU相比，一个m段流水P吞吐能力是（)。具有相同水平不具有相同水平C小于前者D大于前者9在集中式总线仲裁中，( )方法响应时间最快。A独立请求B计数器定期查询C菊花链D分布式仲裁10 CP中跟踪指令后继地址寄存器是（C )。A地址寄存器B指令计数器C程序计数器D指令寄存器11从信息流传输速度来看，（A）系统工作效率最低。单总线双总线C三总线多总线2单级中止系统中，U一

3、旦响应中止,立即关闭（）标志，以防止本次中止服务结束前同级其它中止源产生另一次中止进行干扰。A中止许可B中止请求C中止屏蔽DA请求3下面操作中应当由特权指令完毕是（B ）。A设立定期器初值B从用户模式切换到管理员模式C开定期器中止D关中止14冯诺依曼机工作基础方法特点是（B ）。A多指令流单数据流B按地址访问并顺序实行指令C堆栈操作存贮器按内容选择地址5在机器数（B）中,零表达形式是唯一。A原码B补码移码反码16在定点二进制运算器中,减法运算通常通过（D）来实现。A原码运算二进制减法器补码运算二进制减法器C原码运算十进制加法器D补码运算二进制加法器1某计算机字长32位，其存放容量为56MB,若

4、按单字编址,它寻址范围是（D )。6MBB032MBC032MD064M18主存贮器和CPU之间增长ache目的是(A）。A解决CPU和主存之间速度匹配问题B扩大主存贮器容量C扩大CP中通用寄存器数量既扩大主存贮器容量,又扩大C中通用寄存器数量1单地址指令中为了完毕两个数算术运算,除地址码指明一个操作数外，另一个常需采用(C )。A堆栈寻址方法B立即寻址方法隐含寻址方法D间接寻址方法20同时控制是(C ）。A只适合用于CU控制方法只适合用于外围设备控制方法C由统一时序信号控制方法所有指令实行时间所有相同方法21描述PCI总线中基础概念不对的句子是(CD ）。APCI总线是一个和解决器无关高速外

5、围设备BPCI总线基础传输机制是猝发式传送CPC设备一定是主设备D系统中只许可有一条I总线2 CRT分辨率为102414像素，像素颜色数为256,则刷新存放器容量为（B)AKB1MBC256KBD2MB23为了便于实现多级中止，保存现场信息最有效措施是采用（B ）。A通用寄存器B堆栈C存放器外存24特权指令是由（C)实行机器指令。A中止程序B用户程序C操作系统关键程序DI/O程序25虚拟存放技术关键解决存放器（B）问题。A速度B扩大存放容量C成本D前三者兼顾26引入多道程序目的在于(A )。A充足运用CPU，减少等候PU时间B提高实时响应速度C有助于代码共享,减少主辅存信息互换量D充足运用存放

6、器27下列数中最小数是(）（001)2B(52）8C（101001)BCDD(33）1628某DRAM芯片,其存放容量为128位,该芯片地址线和数据线数目是（D )。8,B512，88,819,89在下面描述汇编语言基础概念中,不对的表述是（D )。A对程序员训练规定来说，需要硬件知识B汇编语言对机器依靠性高C用汇编语言编写程序难度比高级语言小D汇编语言编写程序实行速度比高级语言慢30交叉存放器实质上是一个多模块存放器,它用（A )方法实行多个独立读写操作。A流水资源反复顺序D资源共享3寄存器间接寻址方法中，操作数在（B ）。A通用寄存器B主存单元C程序计数器D堆栈32机器指令和微指令之间关系

7、是(A )。A用若干条微指令实现一条机器指令B用若干条机器指令实现一条微指令用一条微指令实现一条机器指令D用一条机器指令实现一条微指令33描述多媒体CPU基础概念中，不对的是（C)。多媒体CP是带有MMX技术解决器BMMX是一个多媒体扩展结构M指令集是一个多指令流多数据流并行解决指令多媒体CPU是以超标量结构为基础CIS机器34在集中式总线仲裁中，（A )方法对电路故障最敏感。A菊花链B独立请求C计数器定期查询3流水线中导致控制相关因素是实行()指令而引发。条件转移B访内C算逻D无条件转移36 PCI总线是一个高带宽且和解决器无关标准总线。下面描述中不对的是（B )。A采用同时定期协议B采用分

8、布式仲裁策略C具有自动配置能力D适合于低成本小系统37下面陈说中，不属于外围设备三个基础组成部分是（D ）。A存放介质B驱动装置C控制电路D计数器中止解决过程中,（B ）项是由硬件完毕。A关中止B开中止保存CPU现场恢复CPU现场9 IEE39是一个高速串行I/O标准接口。以下选项中,（ ）项不属于IEEE39协议集。A业务层链路层C物理层D串行总线管理0运算器关键功效部件是(B )。数据总线ALC状态条件寄存器D通用寄存器1某单片机字长32位,其存放容量为MB。若按字编址,它寻址范围是（ )。1MB4MBC4MDMB42某RAM芯片,其容量为1M8位，除电源和接地端外,控制端有E和RW#，该

9、芯片管脚引出线数目是（D ）。A20B8C0D324双端口存放器所以能进行高速读/写操作,是由于采用(D )。高速芯片B新型器件流水技术D两套互相独立读写电路44单地址指令中为了完毕两个数算术运算，除地址码指明一个操作数以外，另一个数常需采用（C ）。A堆栈寻址方法B立即寻址方法隐含寻址方法间接寻址方法45为拟定下一条微指令地址,通常采用断定方法，其基础思想是（C )。用程序计数器PC来产生后继微指令地址B用微程序计数器C来产生后继微指令地址通过微指令顺序控制字段由设计者指定或由设计者指定判别字段控制产生后继微指令地址通过指令中指定一个专门字段来控制产生后继微指令地址二、填空题1 字符信息是符

10、号数据，属于解决（非数值 )领域问题，国际上采用字符系统是七单位（SII）码。P3 2 按IEEE75标准,一个32位浮点数由符号位(1位)、阶码E（8位）、尾数M（2位）三个域组成。其中阶码值等于指数真值（e )加上一个固定偏移值（7 ）。P17 3 双端口存放器和多模块交叉存放器属于并行存放器结构,其中前者采用（空间 ）并行技术,后者采用(时间)并行技术。P864 衡量总线性能关键指标是(总线带宽)，它定义为总线自身所能达成最高传输速率，单位是兆字节每秒（MB/s ）。P8 5在计算机术语中，将ALU控制器和（ce ）存放器合在一起称为（P ）。P19 6 数真值变成机器码可采用原码表达法

11、，反码表达法,（补码 ）表达法,（移码 ）表达法。P1 -P21 7广泛使用(SRAM )和(D）所有是半导体随机读写存放器。前者速度比后者快,但集成度不如后者高。P668反映主存速度指标三个术语是存取时间、（存放周期)和(存放器带宽）。P66 形成指令地址方法称为指令寻址,通常是（顺序）寻址，碰到转移指令时(跳跃)寻址。P121C从（主存中）取出一条指令并实行这条指令时间和称为（指令周期)。1 定点32位字长字，采用2补码形式表达时，一个字所能表达整数范围是（-23次方到31次方减1 ）。P02IEE754标准规定4位浮点数格式中,符号位为1位,阶码为位，尾数为2位，则它能表达最大规格化正数

12、为(+（1-）。P18 ?3浮点加、减法运算环节是（ 0 操作解决 ）、（ 比较阶码大小并完毕对阶 )、（尾数进行加或减运算）、（结果规格化并进行舍入解决)、（ 溢出解决 )。P52 某计算机字长3位,其存放容量为64MB，若按字编址,它存放系统地址线最少需要（ 4）条。KB2048B(寻址范围)=04 1一个组相联映射Cache,有128块,每组块，主存共有16384块,每块4个字，则主存地址共（20 ）位，其中主存字块标记应为（ )位,组地址应为（6）位,Cace地址共（7）位。6字2= 2 2=1 16 PU存取出一条指令并实行该指令时间叫(指令周期）,它通常包含若干个(PU周期 ）,以

13、后者又包含若干个( 时钟周期 )。P13117计算机系统层次结构从下至上可分为五级,即微程序设计级(或逻辑电路级)、通常机器级、操作系统级、(汇编语言）级、（高级语言）级。P13 18十进制数在计算机内有两种表达形式:(字符串）形式和（压缩十进制数串）形式。前者关键用在非数值计算应用领域,后者用于直接完毕十进制数算术运算。P19 1一个定点数由符号位和数值域两部分组成。按小数点位置不同样，定点数有（纯小数 )和(纯整数 )两种表达方法。P1 20对存放器规定是容量大、速度快、成本低,为了解决这三方面矛盾,计算机采用多级存放体系结构,即（高速缓冲存放器 )、（主存放器 )、（外存放器）。P66

14、高级DRAM芯片增强了基础DRAM功效，存取周期缩短至20ns以下。举出三种高级DAM芯片，它们是(PM-D )、(DRAM )、（SDRAM)。P75 22一个较完善指令系统，应当有(数据解决）、（数据存放)、(数据传送 ）、(程序控制 )四大类指令。P11 2机器指令对四种类型数据进行操作。这四种数据类型包含（地址 ）型数据、(数值 )型数据、（字符）型数据、（逻辑 )型数据。P1 24 CPU中保存目前正在实行指令寄存器是(指令寄存器 ），指示下一条指令地址寄存器是(程序寄存器)，保存算术逻辑运算结果寄存器是（数据缓冲寄冲器 ）和(状态字寄存器 ）。P1295数真值变成机器码时有四种表达

15、方法，即（原码)表达法,(补码 ）表达法,（移码）表达法，(反码 )表达法。P19 P2 26主存放器技术指标有（存放容量)，(存取时间 ），(存放周期），（存放器带宽)。P6727 a和主存组成了（内存放器 )，全由(CU )来实现。P66 1接使用西文键盘输入汉字,进行解决，并显示打印汉字,要解决汉字(输入编码）、(汉字内码 )和（字模码 ）三种不同样用途编码。P24三、简答题1 假设主存容量1632位,Che容量642位，主存和Cache之间以每块432位大小传送数据,请拟定直接映射方法相关参数，并画出内存地址格式。解:64条指令需占用操作码字段()6位,源寄存器和目的寄存器各位,寻址模

16、式（X）2位,形式地址（D)1位，其指令格式以下： 31 26 25 2 21 18 17 115 0OP目的源XD寻址模式定义以下：X 0 寄存器寻址 操作数由源寄存器号和目的寄存器号指定X= 01 直接寻址 有效地址 E= （D)X= 1 0 变址寻址 有效地址 = （x)D=1 相对寻址 有效地址 E=（C）+ 其中Rx为变址寄存器（0位），C为程序计数器（位)，位移量D可正可负。该指令格式可以实现RR型,RS型寻址功效。2指令和数据所有用二进制代码存放在内存中，从时空观角度回复CPU如何区分读出代码是指令还是数据。解：计算机可以从时间和空间两方面来区分指令和数据,在时间上,取指周期从内

17、存中取出是指令，而实行周期从内存取出或往内存中写入是数据,在空间上,从内存中取出指令送控制器，而实行周期从内存从取数据送运算器、往内存写入数据也是来自于运算器。4 用定量分析方法证实多模块交叉存放器带宽敞于顺序存放器带宽。证实：假设 (1）存放器模块字长等于数据总线宽度 （2)模块存取一个字存放周期等于T. （3)总线传送周期为 (4)交叉存放器交叉模块数为m.交叉存放器为了实现流水线方法存放，即每通过时间延迟后启动下一模快,应满足 =m, （1）交叉存放器规定其模快数=m,以保证启动某模快后通过m时间后再次启动该模快时，它上次存取操作已经完毕。这么连续读取m个字所需要时间为1=T +(m 1

18、) =m = (2m 1) (2)故交叉存放器带宽为W1 = 1/t1 1（m1） （)而顺序方法存放器连续读取个字所需时间为 t = m = m2 （)存放器带宽为 1/21/m (5)比较()和()式可知，交叉存放器带宽顺序存放器带宽。10 列表比较CI解决机和RISC解决机特点。比较内容CSCRIC指令系统复杂、庞大简朴、精简指令数目通常大于200通常小于10指令格式通常大于通常小于4寻址方法通常大于4通常小于4指令字长不固定等长可访存指令不加限定只有LOSTR指令多种指令使用频率相差很大相差不大多种指令实行时间相差很大绝大多数在一个周期内完毕优化编译实现很难较容易程序源代码长度较短较长

19、控制器实现方法绝大多数为微程序控制绝大部分为硬布线控制软件系统开发时间较短较长1 设存放器容量为18M字,字长4位,模块数=8,分别用顺序方法和交叉方法进行组织。存放周期T=0s,数据总线宽度为4位,总线传送周期=50n。问顺序存放器和交叉存放器带宽各是多少?1 PCI总线中三种桥名称是什么？简述其功效。解：PCI总线有三种桥,即HOST / C桥（简称HOST桥)，PCI/PCI桥,CI /LGACY桥。在PCI总线体系结构中,桥起着关键作用：（1） 它连接两条总线，使总线间互相通信。（2） 桥是一个总线转换部件，可以把一条总线地址空间映射到另一条总线地址空间上,从而使系统中任意一个总线主设

20、备所有能看到同样一份地址表。（3） 运用桥可以实现总线间猝发式传送。 画图说明现代计算机系统层次结构。P13-145级高级语言级编译程序4级汇编语言级汇编程序3级操作系统级操作系统2级通常机器级微程序1级微程序设计级直接由硬件实行18 PU中有哪几类关键寄存器？用一句话回复其功效。解：A，数据缓冲寄存器（DR);B,指令寄存器(）;C，程序计算器PC；D,数据地址寄存器(A）；通用寄存器(R0）；F,状态字寄存器（SW）24 简明总结一下，采用哪多个技术手段可以加紧存放系统访问速度?内存采用更高速技术手段,采用双端口存放器，采用多模交叉存放器 25 求证:-y补-y补(m 2n+1)证实:由于

21、x-y补补y补=补-y补 又由于+y补= x补+y补(md n) 所以y补=x补-x补 又x-y补=x（-y)补=补+-补 所以-y补=-y补-x补 y补+-y补 x+y补+-补x补-x补=0 故-补-y补 (d2n+) 设由S,三个域组成一个32位二进制字所表达非零规格化数,真值表达为x（-1)s(1.)2-2 问:它所能表达规格化最大正数、最小正数、最大负数、最小负数是多少？解:（1)最大正数 (2)最小正数 111111111 111 111111 1 1000 00 000000000 000 0000000 0X=102128 X 1+(1-223)227 （4)最大负数10 00

22、00000 000 00 00 000 0 000X=-1.02-28 (）最小负数111111 1111 1 1 1111 11 11 11 X= -+（-223)227 30 画出单级中止解决过程环节图（含指令周期）。3 写出下表寻址方法中操作数有效地址E算法。序号寻址方法名称有效地址E说明1立即A操作数在指令中2寄存器操作数在某通用寄存器Ri中3直接DD为偏移量4寄存器间接(Ri)(i）为主存地址指示器5基址(B)为基址寄存器6基址+偏移量（B) + D7比例变址+偏移量()*S D为变址寄存器,S比例因子8基址变址+偏移量(） +(）+D9基址+比例变址偏移量(B)+(I）*S10相对

23、（PC）+DC为程序计数器4 为什么在计算机系统中引入DMA方法来互换数据?若使用总线周期挪用方法,DM控制器占用总线进行数据互换期间，CP处在何种状态?253 、5为了减轻cpu对I/O操作控制,使得u效率有了提高。也许碰到两种情况:一个是此时CPU不需要访内,如CPU正在实行乘法命令;另一个情况是,I/O设备访内优先，由于I/O访内有时间规定,前一个IO数据必需在下一个访内请求到来之前存取完毕。 何谓指令周期?CPU周期?时钟周期？它们之间是什么关系?指令周期是实行一条指令所需要时间,通常由若干个机器周期组成,是从取指令、分析指令到实行完所需所有时间。CP周期又称机器周期,CPU访问一次内

24、存所花时间较长，所以用从内存读取一条指令字最短时间来定义。一个指令周期常由若干CPU周期组成时钟周期是由P时钟定义定长时间间隔,是U工作最小时间单位,也称节拍脉冲或T周期4 比较cche和虚存相同点和不同样点。相同点:(1)出发点相同；所有是为了提高存放系统性能价格比而结构分层存放体系。()原理相同；所有是运用了程序运营时局部性原理把最近常见信息块从相对慢速而大容量存放器调入相对高速而小容量存放器.不同样点：(1）侧关键不同样;cache关键解决主存和CPU速度差异问题；虚存关键是解决存放容量问题。（2）数据通路不同样；U和cache、主存间有直接通路;而虚存需依靠辅存，它和C间无直接通路。(

25、3）透明性不同样；cac对系统程序员和应用程序员所有透明;而虚存只相应用程序员透明。(4）未命名时损失不同样；主存未命中时系统性能损失要远大于cahe未命中时损失。48 设N补=anan-1a，其中n是符号位。证实：当N0,a=0,真值NN补= an-1a10= 当N0,an 1，补=1 an-1a1 依补码定义, 真值 N= N补（n+1）= ann-1a1a0（+1)= 综合以上结果有 3 设x=-1,y=+26,数据用补码表达,用带求补器阵列乘法器求出乘积y，并用十进制数乘法进行验证。解：符号位单独考虑：X为正符号用二进制表达为0 ，Y为负值符号用 表达。【X】补= 110 【Y】补 =

26、 111 两者做乘法1 0 0 1 0 x 1 0 - 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 1 0 0 - 1 1 0 11 0 0结果化为0进制就是68 符号位进行异或操作 0异或1得 1 所以二进制结果为1 1 1 101 1 0 0化为十进制就是-46十进制检查: 8 26=685 图1所表达系统中，、B、D四个设备组成单级中止结构,它规定CPU在实行完目前指令时转向对中止请求进行服务。现假设: TD为查询链中每个设备延迟时间； TA、T、TC、TD分别为设备A、B、C、D服务程序所需实行时间; TS、TR分别为保存现场和恢复现场合需时间; 主存工作周期为TM；

27、中止批准机构在拟定一个新中止之前，先要让立即被中止程序一条指令实行完毕。 试问：在保证请求服务四个设备所有不会丢失信息条件下,中止饱和最小时间是多少？中止极限频率是多少?解：假设主存工作周期为TM，实行一条指令时间也设为TM 。则中止解决过程和各时间段图B1.3所表达。当三个设备同时发出中止请求时，依次解决设备A、B、时间以下: t 2M 3TC + TS TA （下标分别为A，M，DC，S,A,R） tB TM +2TDC + S+B+ TR (下标分别为B,M,DC，S，B,R)tC= 2TM+TDC + TS+ TC + TR （下标分别为,M,D,S,C,R)达成中止饱和时间为： =

28、+ tB + tC 中止极限频率为：f 1 /T 6 某计算机有图2所表达功效部件，其中为主存，指令和数据均存放在其中,DR为主存数据寄存器,MA为主存地址寄存器，R0为通用寄存器，IR为指令寄存器,PC为程序计数器（具有自动加1功效)，C、D为暂存寄存器，ALU为算术逻辑单元，移位器可左移、右移、直通传送。 (1)将所有功效部件连接起来，组成完整数据通路，并用单向或双向箭头表达信息传送方向。 (2)画出“ADD1,（R2）”指令周期环节图。该指令含义是将R中数和（2)指示主存单元中数相加,相加结果直通传送至R1中。(3)若此外增长一个指令存贮器，修改数据通路,画出指令周期环节图。解:（1）各

29、功效部件联结成图所表达数据通路：移位器移位器DCPCaIRR3R2R1R0MARMMDRALU-+1(2)此指令为R型指令，一个操作数在R1中，另一个操作数在R2为地址内存单元中，相加结果放在中。 （R2）MARMMDRD （C）+（D）R1 （PC） MARMMDRIR，（PC）+ 1（R1）C译码送目前指令地址到MAR取目前指令到IR，PC+1，为取下条指令做好准备 取R1操作数C暂存器。R2中内容是内存地址从内存取出数D暂存器暂存器C和D中数相加后送R1 7 参见图1，这是一个二维中止系统，请问： 在中止情况下,CU和设备优先级如何考虑?请按降序排列各设备中止优先级。 若U现实行设备C中

30、止服务程序，IM，IM，IM0状态是什么?假如CPU实行设备H中止服务程序,IM,M1，M0状态又是什么？ 每一级IM能否对某个优先级部分设备单独进行屏蔽？假如不能,采用什么方法可达成目的？ 若设备C一提出中止请求,立即进行响应,如何调整才干满足此规定？解: (）在中止情况下，PU优先级最低。各设备优先级顺序是:-C-D-E-F-G-H-ICPU(2)实行设备中止服务程序时M0IM1IM=11;实行设备D中止服务程序时IMM1IM2=11。(3)每一级I标志不能对某优先级部分设备进行单独屏蔽。可将接口中BI（中止许可)标志清“0”，它严禁设备发出中止请求。(4)要使C中止请求立即得到响应,可将

31、C从第二级取出,单独放在第三级上，使第三级优先级最高,即令M30即可 。8 已知-001111，y+0001，求: x补,x补，y补,y补; x+y,x-y，鉴定加减运算是否溢出。解： x原=10111 补=111001 -x补000111原=1 y补00110-y补11108X+=000100 =10100013 机器字长2位,常规设计物理存放空间2M，若将物理存放空间扩展到25M，请提出一个设计方案。解：用多体交叉存取方案，立即主存提成8个互相独立、容量相同模块0，M,M2，M7,每个模块32M32位。它们各自具有一套地址寄存器、数据缓冲器，各自以等同方法和CP传输信息，其组成图 有两个浮

32、点数N1=2j11,N2=2j22,其中阶码用4位移码、尾数用位原码表达(含位符号位）。设j1=(11)2,S=（+0.100)2,=(-10),S2=(+0.11101)，求N+，写出运算环节及结果。解： （1)浮点乘法规则: N1N =（2j1 S1） (j2 S) = 2(1+j2） （1S2）（)码求和： j1 + 2=0（3)尾数相乘: 被乘数S1 =0.100，令乘数2 = .1011，尾数绝对值相乘得积绝对值,积符号位 = 00 =0。按无符号阵乘法器运算得：N1 N2= 20.1100 (4)尾数规格化、舍入（尾数四位) N1 N2 = （+00110011）2 = （+0.1

33、100）22(-01）2 图2所表达为双总线结构机器数据通路，IR为指令寄存器，PC为程序计数器(具有自增功效）,M为主存(受RW#信号控制）,R为地址寄存器,DR为数据缓冲寄存器,AU由加、减控制信号决定完毕何种操作，控制信号G控制是一个门电路。此外，线上标注有小圈表达有控制信号,例中yi表达y寄存器输入控制信号,1o为寄存器R输出控制信号，未标字符线为直通线,不受控制。 “AD R，R0”指令完毕(0)+（R2）R功效操作,画出其指令周期环节图，假设该指令地址已放入PC中。并在环节图每一个CP周期右边列出相应微操作控制信号序列。 若将（取指周期）缩短为一个CU周期,请先画出修改数据通路，然

34、后画出指令周期环节图。解:（1)“ADDR，R0”指令是一条加法指令，参与运算两个数放在寄存器R2和R中，指令周期环节图包含取指令阶段和实行指令阶段两部分（为简朴起见，省去了“”号左边各寄存器代码上应加括号)。依据给定数据通路图，“DR2，R”指令具体指令周期环节图下图a所表达,图右边部分标注了每一个机器周期中用到微操作控制信号序列。（2)SU减法指令周期环节图见下图b所表达。14 某机指令格式以下所表达X为寻址特性位：X=00：直接寻址；=01：用变址寄存器RX寻址；X=10：用变址寄存器RX2寻址；X=11：相对寻址 设(C）13H,(RX)=0037H,(RX2)=12H(代表十六进制数

35、），请拟定下列指令中有效地址: 420H 224H1322H 3521H解: )X=00 , =20H,有效地址E=0H 2)X=0 ,=44H,有效地址E=122H+44H=11H 3) X=11 ，D=22，有效地址E=1234+2H=125H 4) X , D=21H,有效地址E=03+21H008H 5)X=1 , D=2H ,有效地址 E=134+23=1257H15 图1为某机运算器框图，BSUS3为3条总线，期于信号如a、LDR0LDR3、S0S3等均为电位或脉冲控制信号。 分析图中哪些是相容微操作信号?哪些是相斥微操作信号? 采用微程序控制方法,请设计微指令格式，并列出各控制字

36、段编码表。解:)相容微操作信号LRN 相斥微操作信号 a,，c,）当4个控制信号所有用微指令产生时,可采用字段译码法进行编码控制,采用微指令格式以下(其中目地操作数字段和打入信号段可结合并公用，后者加上节拍脉冲控制即可）。 3位 3位 5位 4位 位 位 目的操作数 源操作数 运算操作 移动操作 直接控制 判别 下址字段编码表以下：目的操作数字段源操作数字段运算操作字段移位门字段直接控制字段1 a， DR0010 b, LDR1011 c， LDR2100 d，LDR3001 e00 f01 100 hMS01S2S3L， ,S, i, j, +119 CP实行一段程序时,cache完毕存取次

37、数为2420次，主存完毕次数为8次,已知cache存放周期为40ns，主存存放周期为0ns，求cache主存系统效率和平均访问时间。P9例6 某机器单字长指令为2位，共有0条指令,通用寄存器有8个,主存最大寻址空间为6。寻址方法有立即寻址、直接寻址、寄存器寻址、寄存器间接寻址、基值寻址、相对寻址六种。请设计指令格式,并做必需说明。1 一条机器指令指令周期包含取指（F）、译码（D)、实行（EX)、写回(WB)四个过程段，每个过程段个时钟周期T完毕。 先段定机器指令采用以下三种方法实行：非流水线（顺序)方法，标量流水线方法，超标量流水线方法。 请画出三种方法时空图,证实流水计算机比非流水计算机具有

38、更高吞吐率。P162 CPU数据通路图所表达。运算器中0R为通用寄存器,DR为数据缓冲寄存器，W为状态字寄存器。-cace为数据存放器,I-cche为指令存放器，PC为程序计数器(具有加1功效）,IR为指令寄存器。单线箭头信号均为微操作控制信号(电位或脉冲),如LR0表达读出R0寄存器，R0表达写入R寄存器。 机器指令“STOR1,(R)”实现功效是:将寄存器R1中数据写入到以（R2）为地址数存单元中。请画出该存数指令周期环节图，并在CPU周期框外写出所需微操作控制信号。(一个CP周期含T四个时钟信号，寄存器打入信号必需注明时钟序号) 某计算机存放系统由cache、主存和磁盘组成。cce访问时

39、间为1s;假如被访问单元在主存中但不在ahe中，需要用0s时间将其装入cache，然后再进行访问;假如被访问单元不在主存中,则需要10s时间将其从磁盘中读入主存，然后再装入he中并开始访问。若cac命中率为90%,主存命中率为6%,求该系统中访问一个字平均时间。解:ta=0%tc+10%（mt)10*40（tk+m+)(表达未命中时主存访问时间;c表达命中时cche访问时间；k表达访问外存时间） 图1所表达为双总线结构机器数据通路，I为指令寄存器,PC为程序计数器(具有自增功效)，DM为数据存放器(受信号控制），R为地址寄存器，D为数据缓冲寄存器,ALU由加、减控制信号决定完毕何种操作,控制信

40、号G控制是一个门电路。此外，线上标注有小圈表达有控制信号,例中yi表达y寄存器输入控制信号,R1为寄存器1输出控制信号，未标字符线为直通线，不受控制。旁路器可视为三态门传送通路。 “SUB R3，R0”指令完毕功效操作，画出其指令周期环节图,并列出相应微操作控制信号序列，假设该指令地址已放入PC中。 若将“取指周期”缩短为一个CPU周期,请在图上先画出改善数据通路,然后在画出指令周期环节图。此时SB指令指令周期是多个CP周期?和第种情况相比,减法指令速度提高几倍?PCAR MDR R2 Y DRIR R0 X R0+ R2R0 取指实行PCo,GR/W=1R2o,G DRo,GR0o,G+，G

41、解:ADD指令是加法指令,参与运算二数放在R0和R中,相加结果放在0中。指令周期环节图图A.3包含取指令阶段和实行指令阶段两部分。每一方框表达一个CU周期。其中框内表达数据传送途径，框外列出微操作控制信号。，环节图见左31 某加法器进位链小组信号为4C3C2C1,低位来进位信号为C0,请分别按下述两种方法写出4C3C2C1逻辑表达式： 串行进位方法 并行进位方法解 ： （）串行进位方法:C1= 1 C0 其中： G1 =A1 1 ,1 = A1C2= G2 + P2 C 2 = A2B2,P2 =2B2 C3 = G3 + P32 3 = B3, 3 3BC4 = G4 + P4 C3 G =

42、 A4 B ,P4 = A4B4 ()并行进位方法：C =G1 P1 C0 2= G2 + P 1 + P2P1C03 3 +PG2 P3P2 + P3P2P1 C0C4G4 + P4 G+ 4 P G2 +P4P3 P2 G1 P4 P3P2P1C0其中 GG ,P1P 表达式和串行进位方法相同。36 设两个浮点数N1=j1S,N2=j2S,其中阶码3位(移码）,尾数4位,数符位。设: 1=(-10)2,S1(+01001)2 j=(+10),2=(+0.1011)2 求：1N2,写出运算环节及结果,积尾数占4位，按原码阵列乘法器计算环节求尾数之积。解:由于XY=2E(x+Sy） (Exy)

43、,所以求+Y要通过对阶、尾数求和及规格化等环节。（1） 对阶：J=ExEY=(-0)-(+10）2=（100) 所以EY,则x右移位,Ex+(10）2=(1)=EY。SX右移四位后SX=0.0001，通过舍入后X=0001,通过对阶、舍入后，X=（)2（0.001）2（2） 尾数求和： X+SY0 0001(SX） . 111(SY) 0. 110 (X+SY)结果为规格化数。所以： +=2(10)2（SXSY）=2（10）2(01100)2=（1100）24 刷新存放器（简称刷存）关键性能指标是它带宽。实际工作中,显示适配器多个功效部分要争取刷存带宽。假设总带宽0%用于刷新屏幕，保存5%带宽

44、用于其它非刷新功效。 (1）若显示工作方法采用分辨率为0248，颜色深度为Byte,刷新频率为7z,计算刷存总带宽应为多少? (2)为达成这么高刷存带宽,应采用何种技术方法？解:()由于刷新所需带宽 = 分辨率每个像素点颜色深度刷新速率 所以 024768B7/S = 16588B/S 16MB/S 刷新总带宽应为162MB/1050 =32MB/S (）为达成这么高刷存带宽,可采用以下技术方法： 使用高速DRAM芯片组成刷存 刷存采用多体交叉结构 刷存至显示控制器内部总线宽度由32位提高到位,甚至8位 刷存采用双端口存放器，将刷新端口和更新端口分开。0 一盘组共片,记录面为0面,每面上外道直

45、径为14英寸,内道直径为10英寸，分23道。数据传输绿为98340/S,磁盘转速为300转/分。假定每个记录块记录024B，且系统可挂多达1台这么磁盘,请给出合适磁盘地址格式，并计算盘组总存放容量。解：设数据传输率为C,每一磁道容量为N，磁盘转速为r，则依据公式C=Nr,可求得: N=C/r=3040(3600)=16384(字节) 扇区数=63840= 故表达磁盘地址格式所有参数为:台数16,记录面20,磁道数0道，扇区数6，由此可得磁盘地址格式为： 20 116 9 4 台号 柱面号 盘面号 扇区号 磁盘总存放容量为： 12031384（字节）4 图1所表达为传送（OV,OP码IR0IR1

46、00）、加法(ADD,OP码IRIR11)、取反（CM,P码IR110)、十进制加法（ADT,OP码IRIR11）四条指令微程序环节图，每一框表达一个CPU周期。其中r,rd为8个通用寄存器0R7,每个CPU周期含个时钟脉冲T1T4。 设微指令微命令字段为12位,判别字段和下址字段是多少位？ 控制存放器E2PROM存放容量最少是多少? 给每条微指令分派一个拟定微地址（二进制编码表达)。 写出微地址转移逻辑表达式和转移逻辑图。 画出微程序控制器结构图。解:(3)因EPRO容量为16单元,微地址寄存器4位即可,设为3A 七条微指令地址分派以下表所表达，一条微指令只占一个微地址,（可直接填写在环节图

47、右上角和右下角) 微指令序号 目前微地址 下一微地址 1 0000 00 2 000 000 3 1001 00 4 10 0000 5 1011 11 6 11 00 7 0100 000(2)从环节图看出，P1处微程序出现四个分支，相应个微地址，用P码作为测试条件。P2处微程序出现2个分支，相应2个微地址 微地址转移逻辑表达式以下: A2=P2j4 1=1T4 A01I0T4 其中IR1，I是指令类寄存器中存放操作码触发器,T4表达某个节拍脉冲时修改微地址寄存器。（3）画出逻辑图图A9. Q Q Q Q Q Q uA3 uA2 A1 A0 D D D T1 C3 2 CM1 C0 T4 P2 P1 P1 Cj I1 IR0