论文_EDA设计微波滤波器

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1、. . 毕 业 论 文题目： EDA设计微波滤波器 基于DA算法的FIR数字低通滤波器设计 院 部 信息科学与工程学院 专业班级 电子信息科学与技术3班 届 次 学生姓名 学 号 指导教师 二O一O 年 六 月 十二 日装订线. . . 43目 录1绪论11.1概述11.2 课题研究的目的和意义11.3 国内外的研究现状11.4 课题研究的内容及预期目标22 FIR数字低通滤波器的设计32.1 数字滤波器概述32.2 FIR滤波器基础32.2.1 FIR滤波器的基本结构32.2.2 FIR和IIR滤波器的比较52.3 窗函数法设计FIR滤波器62.4 利用MATLAB工具获取滤波器系数72.5

2、 分布式算法概述82.5.1 FIR滤波器的几种实现方法82.5.2 分布式算法的推导9 3 EDA技术和FPGA介绍113.1 EDA技术简介113.2 FPGA介绍113.2.1 FPGA简介113.2.2 FPGA的基本结构113.2.3 FPGA的设计流程114 基于VHDL语言的FIR滤波器设计134.1基于FPGA的FIR滤波器设计流程134.2 VHDL语言描述实现FIR滤波器设计134.2.1 各模块输出位数的确定134.2.2 各模块电路设计145 FIR滤波器的综合与仿真215.1综合及仿真的意义215.2 FIR滤波器的仿真215.3 FIR滤波器的综合235.4 滤波器

3、滤波性能的再验证246 总结27参考文献29致谢30附录31Contents1 Introduction11.1 Outline11.2 Purpose and significance of the research11.3 Research home and abroad11.4 Study of the subject content and expectations22 FIR digital filter formula32.1 Filter Overview32.2 FIR filter based32.2.1 The basic structure of FIR filter32

4、.2.2 Comparison of FIR and IIR filters52.3 FIR Filter Design Window Function62.4 Obtain the filter coefficients using MATLAB tools72.5 Distributed Algorithms82.5.1 Several FIR Filter Implementation82.5.2 Derivation of Distributed Algorithms93 EDA technology and FPGA description113.1 EDA Technical Ov

5、erview113.2 FPGA Overview113.2.1 FPGA introduction113.2.2 The basic structure of FPGA113.2.3 FPGA design flow114 VHDL language based on FIR filter design134.1 FPGA-based FIR filter design process134.2 VHDL language to describe the realization of FIR filter design134.2.1 The output of each module to

6、determine the median134.2.2 The circuit design145 FIR filter synthesis and simulation215.1 The significance of Synthesis and Simulation215.2 FIR filter simulation215.3 FIR filter synthesis235.4 Filtering properties of filter re-verification246 Summary27References29Acknowledgments 30Appendix31EDA设计微波

7、FIR滤波器【摘要】EDA技术以功能强大的计算机为平台。作为IEEE标准硬件描述语言，利用VHDL进行系统行为级设计已成为FPGA和ASIC设计的主流。目前由于在雷达、微波通讯等部门，多频率工作越来越普遍，对分隔频率的要求也相应提高，所以需要用到大量的滤波器。图像处理以及数据传输都要求信道具有线性相位特性。有限长单位冲激响应（FIR）数字滤波器是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。本设计采用的分布式算法在提高系统运算速度和硬

8、件资源利用率上发挥了重要作用。【关键词】FPGA、VHDL、低通、FIR滤波器、DAEDA design of microwave FIR filtersLiu Zhihu【Abstract】 The technology of EDA is based on the powerful platform of computers。As prescribed language of hardware of the IEEE criteria，its been popular for FPGA and ASIC design used by VHDL for the system design a

9、t the level of behavior。Filter is a two-port network，nowadays there is a great need for filters in Radar, microwave communications and other departments，because its more and more popular for the work of multi-frequency，and we have a more tough requirement for frequency separation。Image processing an

10、d data transmission require channel with linear phase characteristics. Finite Impulse Response (FIR) digital filter is the most basic digital signal processing system components，it can ensure to have strict linear phase-frequency characteristic at any amplitude-frequency characteristic，and its unit

11、sample response is finite length at the same time，so the filter is a stable system。Therefore，the FIR filters have a wild application in the fields of communication、image processing、simulated recognition and so on。【Key words】VHDL、FPGA、low-pass、FIR filters、DA1 绪论1.1 概述EDA技术以功能强大的计算机为平台。作为IEEE标准硬件描述语言，

12、利用VHDL进行系统行为级设计已成为FPGA和ASIC设计的主流。目前由于在雷达、微波通讯等部门，多频率工作越来越普遍，对分隔频率的要求也相应提高，所以需要用到大量的滤波器。目前应用最为广泛的是带通型的滤波器。本课题设计一种最为基本的FIR数字低通滤波器，可通过参数调整，设计成其他类型的滤波器，如带通滤波器等。图像处理以及数据传输都要求信道具有线性相位特性。有限长单位冲激响应（FIR）数字滤波器是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛

13、的应用。本设计采用的分布式算法在提高系统运算速度和硬件资源利用率上发挥了重要作用。1.2 课题研究的目的和意义在数字信号处理中，FIR数字滤波器是最常用的单元之一。它用于将输入信号xn的频率特性进行特定的修改，转换成另外的输出序列yn。由于在性能、成本、灵活性和功耗等方面的优势，基于FPGA的数字信号处理器已广泛应用于图像、视频和无线通信领域。采用分布式算法的FPGA滤波器采用纯硬件的方式实现FIR滤波，其突出的优点是：运算速度不再和滤波器的阶数正相关，而是与采样数据的宽度相关，特别适合于高阶高速FIR滤波器的设计。1.3 国内外的研究现状嵌入式系统是一个面向应用、技术密集、资金密集、高度分散

14、、不可垄断的产业。随着各个领域应用需求的多样化，嵌入式设计技术和芯片技术也经历着一次又一次的革新。虽然ASIC的成本很低，但设计周期长、投入费用高、风险较大，而可编程逻辑器件（Programmable Logic Device）设计灵活、功能强大，尤其是高密度现场可编程逻辑器件（Programmable Gate Array），其设计性能已完全能够与ASIC媲美，而且由于FPGA的逐步普及，其性价比已足以与ASIC抗衡。因此，FPGA在嵌入式系统设计领域已占据越来越重要的地位。1.4 课题研究的内容及预期目标。本课题是利用分布式算法设计FIR数字低通滤波器，主要是研究分布式算法的原理及其在该设

15、计中的应用，以及用FPGA软件设计，利用VHDL语言编程，并在操作环境中实现编译、综合，以及用其自带的软件进行仿真。通过与MATLAB的联合应用，对结果进行分析与验证。模拟出一台为44KHz，为10.4KHz的FIR数字低通滤波器，并用其进行模拟滤波，测试其效果。2 FIR数字滤波器的设计2.1 数字滤波器概述数字滤波器（Digital Filter）是由数字乘法器、加法器和延时单元组成的一种装置。其功能是对输入离散信号的数字代码进行运算处理，以达到改变频谱的目的。由于电子计算机技术和大规模集成电路的发展，数字滤波器已可用计算机软件实现，也可用大规模集成数字硬件实时实现。数字滤波器是一个离散时

16、间系统（按预定的算法，将输入离散时间信号转换为所要求的输出离散时间信号的特定功能装置）。应用数字滤波器处理模拟信号时，首先须对输入模拟信号进行限带、抽样和模数转换。数字滤波器输入信号的抽样率应大于被处理信号带宽的两倍，其频率响应具有以抽样频率为间隔的周期重复特性，且以折叠频率即1/2抽样频率点成镜像对称。为得到模拟信号，数字滤波器处理的输出数字信号须经数模转换、平滑。数字滤波器具有高精度、高可靠性、可程控改变频率或复用、便于集成等优点。数字滤波器在语言信号处理、图像信号处理、医学生物信号处理以及其他应用领域都得到了广泛应用。数字滤波器有低通、高通、带通和全通等类型。它可以是时不变的或时变的、因

17、果的或非因果的、线性的或非线性的。本课题研究的是应用最为广泛的线性时不变数字滤波器。2.2 FIR滤波器基础2.2.1 FIR滤波器的基本结构FIR滤波器有四类基本结构，即横截型（卷积型、直接型）结构；级联型结构；频率抽样型结构；快速卷积型结构。本设计应用直接型结构，所以在以下章节将对其作重点介绍。FIR数字滤波器是一个线性时不变系统（LTI），N阶因果有限冲激响应滤波器可以用传输函数H（z）来描述， （2.1）在时域中，上述有限冲激响应滤波器的输入输出关系如下： （2.2）其中，xn和yn分别是输入和输出序列。N阶有限冲激响应滤波器要用N1个系数描述，通常要用N+1个乘法器和N个两输入加法器

18、来实现。乘法器的系数正好是传递函数的系数，因此这种结构称为直接型结构，可通过式（2.2）来实现，如图1。图 2.1 直接型结构当冲击响应满足下列条件时， FIR滤波器具有对称结构，为线性相位滤波器： （2.3）这种对称性，可使得乘法器数量减半：对n阶滤波器，当n为偶数时，乘法器的个数为n/2个；当n为奇数时，乘法器的个数为(n+1)/2个。在电路实现中，乘法器占用的逻辑单元数较多。乘法器的增加，意味着电路成本增加，另外对电路的工作速度也有影响。N阶线性相位的因果FIR系统的单位冲激响应滤波器可用对称冲激响应 （2.4） 或者反对称冲激响应（2.5）来描述。具有对称冲激响应的FIR传输函数的冲激

19、响应可写成如下形式：当N为偶数时（2.6）当N为奇数时（2.7）则FIR线性相位系统的结构可转化成如图2.2和图2.3所示。图2.2 N为奇数图2.3 N为偶数表2.1 线性相位FIR滤波器的幅度特性与相位特性一览表2.2.2 FIR和IIR滤波器的比较1.在相同的技术指标下，IIR滤波器由于存在着输出对输入的反馈，所以可用比FIR滤波器更少的阶数来满足指标的要求，所用的存储单元少，运算次数少，较为经济。2.FIR滤波器可得到严格的线性相位，而IIR滤波器做不到这一点，IIR滤波器的选择性愈好，其相位的非线性愈严重。因而，如果IIR滤波器要得到线性相位，又要满足幅度滤波的技术要求，必须加全通网

20、络进行相位校正，这同样会大大增加滤波器的阶数。3.FIR滤波器主要采用非递归结构，因而无论从理论上还是从实际的有限精度的运算中它都是稳定的，有限精度运算的误差也较小。4.对于FIR滤波器，由于冲击响应是有限长的，因而可以用快速傅里叶变换算法，这样运算速度可以快得多。5.从设计上看，IIR滤波器可以利用模拟滤波器设计的现成的闭合公式、数据和表格，因而计算工作量较小，对计算工具要求不高。6.IIR滤波器主要是设计规格化的、频率特性为分段函数的标准低通、高通、带通、带阻、全通滤波器,FIR滤波器则要灵活的多。从以上比较看出，IIR滤波器与FIR滤波器各有特点，所以可以从实际应用时的要求出发，从多方面

21、考虑来加以选择。2.3 窗函数法设计FIR滤波器窗函数法的设计步骤如下：(1)给定所要求的频率响应函数；(2)利用公式求；(3)由过度带宽及阻带最小衰减的要求，通过查表，选定窗的形状及N的大小，一般N要通过几次试探而最后确定；(4)求得所设计的FIR滤波器的单位抽样响应 ， n=0,1，N-1(5)求，检验是否满足设计要求，如不满足，则要重新设计。通常采用窗函数法设计FIR滤波器方法简单，有闭合形式的公式可循，因而很实用。但是这些滤波器的设计还不是最优的。首先通带和阻带的波动基本上相等，另外对于大部分窗函数来说，通带内或阻带内的波动不是均匀的，通常离开过渡带时会减小。若允许波动在整个通带内均匀

22、分布，就会产生较小的峰值波动。常用的窗函数有六种：矩形窗、三角形窗、汉宁窗、海明窗、布拉克曼窗和凯泽窗。表2.2 常用窗函数的特性2.4 利用MATLAB工具获取滤波器系数。本课题的设计采用MATLAB设计计算FIR数字滤波器系数。 根据要求，要设计一个输入8位，输出8位的17阶线性相位FIR滤波器，所以采用图2(a)的方式，其中输入信号范围为：99，0，0，0， 70，0，0，0， 99，0，0，0， 70，此滤波器 Fs为44kHz,Fc为10.4kHz。MATLAB设计计算滤波器系数过程如下：FIR滤波器参数设置，因为是17阶，所以Specify order处填16，h(0)=0.图2.

23、4 MATLAB中FIR滤波器的参数设置图2.5 FIR滤波器的幅频响应图2.6 FIR滤波器的相频响应图2.7 FIR滤波器的冲激响应图2.8 FIR滤波器系数图2.9 对FIR滤波器的系数进行调整，整数化可得FIR滤波器的参数为-12 -18 13 29 -13 -52 14 162 242 162 14 -52 -13 29 13 -18 -122.5 分布式算法概述2.5.1 FIR滤波器的几种实现方法目前FIR滤波器大致有以下几种实现方法：(1)使用单片通用数字滤波器集成电路实现。单片通用数字滤波器（TDC1028）使用简单方便，但由于字长和阶数的规格较少，不易完全满足实际需要。虽可

24、采用多片扩展来满足，但会增加体积和功耗，因而在实际中受到一定限制。(2)采用DSP器件实现。由于有专门的函数可供调用，因此使用DSP器件设计FIR滤波器相对较简单，其应用也最为广泛。其唯一缺点是程序顺序执行，尽管DSP器件性能不断提高，但在某些实时性要求极高的场合中受到限制。(3)采用可编程逻辑器件实现。随着可编程逻辑器件的容量和速度不断提高，实现单片系统集成已经成为可能。利用可编程逻辑器件实现FIR滤波器，由于实现的是硬件并行算法，因此特别适用于某些实时性要求高的场合。2.5.2 分布式算法的推导分布式算法（distributed arithmetic，DA）早在1973年就已经被Crois

25、ie 提出，但由于它特别适合用FPGA来实现，故直到FPGA出现以后，才被广泛的应用在FPGA中计算乘积和。本次设计采用分布式算法设计FIR滤波器，并对其进行了改进。一个线性时不变网络的输出可以表示为 （2.8）进一步假设系数是已知常数，是变量。无符号DA系统假设变量的表达式为， (2.9)式中，表示的第b位，即为x的第n次采样。而内积y可以表示为 (2.10)重新分别求和，其结果为。 (2.11)从以上推倒可以发现，DA算法是一种以实现乘法运算为目的的运算方法。他与传统算法实现乘加运算的不同在于，执行部分积运算的先后顺序不同。DA算法在实现乘加功能时，首先将各输入数据的每一对应位产生的部分积

26、预先进行相加，形成相应的部分积，然后再对各部分积进行累加形成最终结果，而传统算法是所有乘积已经产生之后再相加完成乘加运算的。传统算法的实现如下图所示 图2.10 传统的可编程数字信号处理器结构与传统串行算法相比，DA算法可极大地减少硬件电路的规模，提高电路的执行速度。其实现如下图（虚线为流水线寄存器）所示。图2.11 移位加法DA结构3 EDA技术和FPGA介绍3.1. EDA技术简介所谓EDA技术，就是以功能强大的计算机为平台，以EDA软件为工具，对用硬件描述语言HDL（Hardware Description Language）的系统逻辑设计软件，自动地完成逻辑编译、简化、分割、综合、布局

27、布线及逻辑优化和仿真测试的电子产品自动化设计过程。当然，随着EDA技术的逐渐成熟，也包括了如PSPICE、EWB、MATLAB等计算机辅助分析CAA技术，如PROTEL、ORCAD等印刷制版计算机辅助设计，等等。利用EDA技术进行电子系统的设计，具有以下几个特点：(1)用软件的方式设计硬件；(2)用软件方式设计的系统到硬件系统的转换是由相关的开发软件自动完成的；(3)设计过程中可用相关软件进行各种仿真；(4)系统可现场编程，在线升级；(5)整个系统可集成在一个芯片上，使之具有体积小、功耗低及可靠性高的特点。3.2 FPGA介绍3.2.1 FPGA简介FPGA是英文Field Programma

28、ble Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： （1）采用FPGA设计ASIC电路，用户不需

29、要投片生产，就能得到合用的芯片。 （2）FPGA可做其它全定制或半定制ASIC电路的中试样片。（3）FPGA内部有丰富的触发器和IO引脚。 （4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FLEX系列等。3.2.2 FPGA的基本结构FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底

30、层嵌入功能单元和内嵌专用硬核等。3.2.3 FPGA的设计流程FPGA开发采用的是一种高层次设计方法,这是一种“自顶向下”的方法，适应了当今芯片开发的复杂程度提高、上市时间紧迫的特点。其设计流程图如下图所示：系统划分行为描述编译器功能仿真FPG一次设计方法,这是一种“自顶向下”的方法，适应了当今芯片开发的复杂程度提高、上市时间紧迫的特点。这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后利用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是FPGA电路或专用集成电路。由于

31、设计的主要仿真和调试过程是在高层次上完成的，这一方面有利于早期发现结构设计上的失误，避免设计工作的浪费，同时减少了逻辑功能仿真的工作量，提高了设计的一次成功率。 其设计流程图如图2.1所示：综合器时序仿真适配器编程器VHDL/Verilog语言报告文件报告文件报告文件报告文件图形方式概念设计源文件网表文件波形文件编程文件图3.1 FPGA设计流程图4 基于分布式算法的FIR滤波器设计4.1 基于FPGA的FIR设计流程FPGA基本开发流程如下图所示，主要包括：设计输入(Design Entry)；设计仿真（Simulation）；设计综合（Synthesize）；布局布线（Place & Ro

32、ute）；配置（Configuration）。其开发流程图如下：设计输入设计综合布局布线设计仿真配置图4.1 基于FPGA的开发流程采用合理、条理清晰的设计目录结构有助于提高设计的效率、可维护性。如采用类似下图的目录结构：Design源代码布局布线仿真综合图4.2 FPGA设计的目录结构4.2 VHDL语言描述实现FIR滤波器设计4.2.1 各模块输出位数的确定图4.3 滤波器原理图由第二章知，所设计的滤波器的系数为-12 -18 13 29 -13 -52 14 162 242 14 -52 -13 29 13 -18 -12。对第一级加法器，输入全为8位，输出统一为9位。对各个乘法器进行分

33、析，12=8+4,8为2的3次方，向左移了3位，输出为12位；18=16+2,16为2的4次方，向左移了4位，输出为13位；以此类推，13乘法器输出为12位，29输出为13位，52输出为14位，162输出为16位，242输出为16位。对剩余加法器进行分析，对输入序列进行分析，99，0，0，0， 70，0，0，0， 99，0，0，0， 70，周期为8，经分析当总值最大时，总输出应为99*18+70*29+52*70+99*162=1782+2030+3640+16038=23630，2的15次方为32768，再加上一位符号位，所以输出应为16位，由此类推，12、18乘法器输出之和为13位，13、

34、29乘法器输出之和应为13位，总输出为14位。另一支路上，13、52乘法器输出之和为14位，14、162乘法器输出之和为16位，其总输出之和为16位，最后这两路输出之和为16位。将后8位舍去，加上由乘法器242输出得到的8位，总输出为8位。至此，所有器件的输入输出都可判定。4.2.2 各模块电路设计（1）寄存器寄存器用于寄存一组二值代码，对寄存器的触发器只要求它们具有置1、置0的功能即可，因而本设计中用D触发器组成寄存器，实现寄存功能。在CP正跳变边沿前接受输入信号，正跳变边沿触发翻转，正跳变边沿后输入即被封锁。寄存器的VHDL语言实现（8位）LIBRARY IEEE;USE IEEE.STD

35、_LOGIC_1164.ALL;ENTITY dff8 IS PORT( clk : IN STD_LOGIC;clear : IN STD_LOGIC;Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END dff8; ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=1 THEN Dout=00000000;ELSIF clear=0 THEN IF(clkEVENT AND clk=1) TH

36、EN Dout = Din; END IF; END IF; END PROCESS; END a;图4.4 寄存器的模块图图4.5 寄存器的波形仿真完全符合设计要求。（2）加法器在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加，所用的电路称为全加器。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，预算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越

37、大，因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。本次设计采用的是并行加法器方式。实现两个二进制数字的相加运算。当到达时钟上升沿时，将两数输入，运算，输出结果。（以下以12位数加16位数生成16位数的加法器为例）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add121616 isPORT(clk : in STD_LOGIC;Din1 :in signed (11 downto 0);Din2 :in signed (15 downto 0);Dout:out signed

38、 (15 downto 0);END add121616;ARCHITECTURE a of add121616 isSIGNAL s1: signed(15 downto 0);BEGIN s1=(Din1(11)&Din1(11)&Din1(11)&Din1(11)&Din1);PROCESS(Din1,Din2,clk)BEGINif clkevent and clk=1 thenDout=s1+Din2;end if;end process;end a;图4.6 加法器的模块图图4.7 加法器的仿真波形完全符合设计要求。(3)减法器减法器的原理与加法器类似，尤其是并行式的减法器与加法器

39、的区别仅仅在于最后的和数为两数相减。如：Dout=Din2-s1。由上面简化电路的需要，当乘法器常系数为负数的，可以取该数的模用来作为乘法器的输入，其输出作为一个减法器的输入即可。故减法器要实现两个二进制数相减的运算。当到达时钟上升沿时，将两数输入，运算，输出结果。减法器的VHDL语言实现（以下以16位数减去14位数输出16位数的减法器为例）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY sub141616 isPORT(clk : in STD_LOGIC; Din1 :in signe

40、d (13 downto 0); Din2 :in signed (15 downto 0); Dout :out signed(15 downto 0);END sub141616;ARCHITECTURE a of sub141616 isSIGNAL s1: signed(15 downto 0);BEGINs1=(Din1(13)&Din1(13)&Din1);PROCESS(Din1,Din2,clk)BEGINif clkevent and clk=1 thenDout=Din2-s1;end if;end process;end a;图4.8 减法器的模块图图4.9 减法器的波形仿真完全符合设计要求。(4)乘法器从资源和速度考虑，常系数乘法运算可用移位相加来实现。将常系数分解成几个2的幂的和形式。下例为乘14电路设计，算法：14=8+4+2。实现输入带符号数据与固定数据两个二进制数的乘法运算。当到达时钟上升沿时，将两数输入，运算，输出结果。乘法器的VHDL语言实现LIBRARY ieee;USE ieee.std_logic_1164.all;USE