科研训练报告通信工程

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1、 课程设计（论文） 课程名称： 科研训练 题 目：基于Quartus设计实现15位的m序列发生器院 （系）： 机械电子工程系 专业班级： 通信工程1001 姓 名： XXX 学 号： 2010060201XX 指导教师： XXX 2012年7月13日西安建筑科技大学华清学院课程设计（论文）任务书专业班级：通信工程XXX 学生姓名： XXXX 指导教师（签名）： 一、课程设计（论文）题目 基于Quartus设计实现15位的m序列发生器 二、本次课程设计（论文）应达到的目的 用Verilog语言产生15位的m序列三、本次课程设计（论文）任务的主要内容和要求（包括原始数据、技术参数、设计要求等） 1

2、.掌握Verilog语言，熟悉使用Quartus软件进行仿真 2.理解m序列的原理以及对应的硬件电路 3.要求仿真结果正确，且有复位信号（低有效）对序列发生器进行复位 四、应收集的资料及主要参考文献： 1 王金明，杨吉斌.数字系统设计与Verilog HDL.电子工业出版社2 杨颂华，冯毛宫.数字电子技术基础.西安电子科技大学出版社 五、审核批准意见教研室主任（签字） 目录第一章 绪 论31.1研究此课题的目的31.2 伪随机序列的应用和意义31.3 伪随机序列研究现状41.4 研究内容5第二章 设计中基本知识的介绍52.1 Altera Quartus II介绍52.2Verilog-HDL

3、硬件描述语言概述52.3 m序列码发生器6第三章 m序列生成单元的电路设计83.1 系统组成83.2 m序列发生器8第四章 设计中用的各模块介绍94.1序列信号发生器原理94.2序列信号发生器的设计94.2.1 反馈移位型序列信号发生器94.2.2计数型序列码发生器104.3 移位寄存器11第五章 Quartus II115.1 Quartus II的简介115.2 Quartus II软件的功能125.3 Quartus II软件的启动13第六章 序列信号发生器的设计仿真实现146.1仿真146.2 Verilog-HDL语言实现146.3仿真数据16第七章 结 论18参考文献19第一章 绪

4、 论1.1 研究此课题的目的伪随机信号并非随机生成的信号，而是通过相对复杂的一定算法得出的有规律可循的变化信号。他具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。这些特性使得伪随机序列得到了广泛的应用。常用于跳频通讯和加密通讯。1.2 伪随机序列的应用和意义1在通信加密中的应用 m序列自相关性较好，容易产生和复制，而且具有伪随机性，利用m序列加密数字信号使加密后的信号在携带原始信息的同时具有伪噪声的特点，以达到在信号传输的过程中隐藏信息的目的；在信号接收端，再次利用m序列加以解密，恢复出原始信号。 2 在雷达信号设计中的应用 近年兴起的扩展频谱雷达所采用的信号是已调制

5、的具有类似噪声性质的伪随机序列，它具有很高的距离分辨力和速度分辨力。这种雷达的接收机采用相关解调的方式工作，能够在低信噪比的条件下工作，同时具有很强的抗干扰能力。该型雷达实质上是一种连续波雷达，具有低截获概率性，是一种体制新、性能高、适应现代高技术战争需要的雷达。采用伪随机序列作为发射信号的雷达系统具有许多突出的优点。首先，它是一种连续波雷达，可以较好地利用发射机的功率。其次，它在一定的信噪比时，能够达到很好的测量精度，保证测量的单值性，比单脉冲雷达具有更高的距离分辨力和速度分辨力。最后，它具有较强的抗干扰能力，敌方要干扰这种宽带雷达信号，将比干扰普通的雷达信号困难得多。 3 在通信系统中的应

6、用 伪随机序列是一种貌似随机，实际上是有规律的周期性二进制序列，具有类似噪声序列的性质，在CDMA中，地址码都是从伪随机序列中选取的，在CDMA中使用一种最易实现的伪随机序列：m序列，利用m序列不同相位来区分不同用户；为了数据安全，在CDMA的寻呼信道和正向业务信道中使用了数据掩码（即数据扰乱）技术，其方法是用长度为2的42次方减1的m序列用于对业务信道进行扰码（注意不是扩频），它在分组交织器输出的调制字符上进行，通过交织器输出字符与长码PN码片的二进制模工相加而完成。1.3 伪随机序列研究现状迄今为止，人们获得的伪随机序列仍主要是PC（相控）序列，移位寄存器序列（m和M序列），Gold序列，

7、GMW序列，级联GMW序列，Kasami序列，Bent序列，No序列。其中m序列是最有名和最简单的,也是研究的最透彻的序列。m序列还是研究其它序列的基础。它序列平衡，有最好的自相关特性，但互相关满足一定条件的族序列数很少(对于本原多项式的阶数小于等于13的m序列，互为优选对的序列数不多于6)，且线性复杂度很小。1.4 研究内容首先研究生成序列的反馈移位寄存器、反馈逻辑函数。主要研究它们的生成、随机特性以及相关特性，并分析它们的优缺点以及存在的问题。最后在理论证明的基础上应用Quartus II仿真验证它们的随机特性，并用仿真作出m序列相关特性图形。第二章 设计中基本知识的介绍2.1 Alter

8、a Quartus II介绍Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。2.2Verilog-HD

9、L硬件描述语言概述Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。 Open Verilog International （OVI）是促进Verilog发展的国际性组织。1992年， OVI决定致力于推广Verilog OVI标准成为IEEE标准。这一努力最后获得成功，Verilog 语

10、言于1995年成为IEEE标准，称为IEEE Std 13641995。2.3 m序列码发生器m序列码也称伪随机序列码，其主要特点是：（1）每个周期中，“1”码出现2n-1次，“0”码出现2n-1-1次，即0、1出现概率几乎相等。（2）序列中连1的数目是n，连0的数目是n-1。（3）分布无规律，具有与白噪声相似的伪随机特性。由于具有这些特点，m序列码在通信、雷达、系统可靠性测试等方面获得了广泛地应用。m序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M2n-1，只有一个多余状态即全0状态，所以称为最大线性序列码发生器。由于其结构已定型，且反馈函数和连接形

11、式都有一定的规律，因此利用查表的方式就可以设计出m序列码。列出部分m序列码的反馈函数F和移存器位数n的对应关系。如果给定一个序列信号长度M，则根据M2n-1求出n，由n查表便可以得到相应的反馈函数F。M序列反馈函数表nM=2n-1反馈函数F111231,2371，3或2，34154，35315，36636，571277，682258，6，5，495119,5101023210,711204711,912409512,11,8,613819113,12,10，9141638314,13,11,9153276715,14166553516，14,13,111713107117,1418262143

12、18,17,16,13,195228719,18,17,1420104857520,1721209715121,1922419430322,2123838860723,18241677721524,23,21,20注：反馈函数F可由本原多项式求得，每级F可有一种或多种。第三章 m序列生成单元的电路设计图12 改进型简单线性码序列发生器3.1 系统组成 系统主要由两部分组成：一部分是组成主电路的移位寄存器（由八个D触发器串接而成）；另一部分反馈电路由异或门组成。系统正常工作时，这两部分共同产生m序列，并且将需要反馈的某级的输出端，通过异或，将信号输送到第一级的输入端。每来一个时钟信号，输出数据向

13、左移移移位。通过这些数据的位移，可以总结出规律性的变化。3.2 m序列发生器根据移位寄存器的结构可以知道，其由若干个D触发器构成。如果对每一个触发器进行描述的话，那么程序就会冗长，对程序的运行速度有一定的影响，特别是多级移位寄存器来说。因此，就必须事先在库中建好，一遍随时调用。所以，就采取用COMPONENT语句来描述，这样就减短程序的长度。第四章 设计中用的各模块介绍 4.1序列信号发生器原理序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用寄存器或计数器构成。序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：（1） 最大循环长度序列码，M2n。（2）

14、 最大线性序列码（m序列码），M=2n1。（3） 任意循环长度序列码，M2n。4.2序列信号发生器的设计 通常在许多情况下，要求按照给定的序列信号来设计序列信号发生器。序列信号发生器一般有两种结构形式：一种是反馈移位型，另一种是计数型。4.2.1 反馈移位型序列信号发生器 反馈移位型序列码发生器的结构框图如图所示，它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。其设计按以下步骤进行：（1）根据给定序列信号的循环长度M，确定移存器位数n，2n-1M2n。 （2）确定移位寄存器的M个独立状态。将给定的序列码按照移位规律n位一组，划分位M个状态。若M个状态中出现重复现象

15、，则应增加移存器位数 。用n+1位再重复上述过程，直到划分为M个独立状态为止。 图3 反馈移位型序列信号发生器框图（3）根据M个不同状态列出移存器的状态表和反馈函数表，求出反馈函数F的表式。（4）检查自启动性能（5）画逻辑图。 4.2.2计数型序列码发生器计数型序列码发生器结构框图如图所示。它由计数器和组合输出网络两部分组成，序列码从组合输出网络输出。设计过程分两步：（1） 根据序列码的长度M设计模M计数器，状态可以自定；（2） 按计数器的状态转移关系和序列码的要求设计组合输出网络。由于计数器的状态设置和输出序列的更改比较方便，而且还能同时产生多组序列码。4.3 移位寄存器 寄存器一般有多个触

16、发器组成，通常有锁存寄存器和移位寄存器。本次介绍的寄存器是由若干个D触发器组成的线性移位寄存器（反馈型）。移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 线性反馈移位寄存器是一种应用广泛的数字部件，其结构简单、速度快，被应用于许多领域。例如，在扩频通信系统中，由它构成的伪随机数（PN码）发生器是这类系统的核心。在内建自测试系统中，由它构成测试图案发生器。另外，它也被广泛应用于纠错编码、数字加密等领域。第五章 Quartus II5.1 Quartus II的简

17、介Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速

18、度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。具有运行速度快，界面统一，功能集中，易学易用等特点.5.2 Quartus II软件的功能Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括： (1)可利用原理图、结构框图、VerilogHDL、AH

19、DL和VHDL完成电路描述，并将其保存为设计实体文件； (2)芯片（电路）平面布局连线编辑； (3)LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；(4)功能强大的逻辑综合工具； (5)完备的电路功能仿真与时序逻辑仿真工具； (6)定时/时序分析与关键路径延时分析； (7)可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析； (8)支持软件源文件的添加和创建，并将它们链接起来生成编程文件； (9)使用组合编译方式可一次完成整体设计流程； (10)自动定位编译错误； (11)高效的期间编程与验证工具； (12)可读入标准的ED

20、IF网表文件、VHDL网表文件和Verilog网表文件； (13)能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。5.3 Quartus II软件的启动方法一、直接双击桌面上的图标 ，可以打开Quartus II 软件；方法二、执行：开始程序AlteraQuartus II 10.0sp1Quartus II 10.0sp1(32.bit)菜单命令，可以打开软件。启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接到Altera的官方网站，将无法获得更新的资源。点击确定继续，因为这不影响软件的正常使用。第六章 序列信号发生器的设计

21、仿真实现6.1仿真仿真就是对设计项目进行一项全面彻底的测试，以确保设计项目的功能和时序特性，以及最后的硬件器件的功能与原设计相吻合。仿真操作前必须利用QuartusII的波形编辑器建立一个矢量波形文件以作仿真激励。VWF文件将仿真输入矢量和仿真输出描述成为一波形的图形来实现仿真。QuartusII允许对整个设计项目进行仿真测试，也可以对该设计中的任何子模块进行仿真测试。方法是设定为“Simulation focus”。仿真设定单元（Simulation Settings）允许设计者指定该模块的仿真类型，仿真覆盖的时序和矢量激励源等。Time/Vectors仿真参数设定窗允许设定仿真时间区域，以

22、及矢量激励源。对工程的编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。6.2 Verilog-HDL语言实现对图2所示的类似电路进行Verilog-HDL语言描述，同时，在程序中增加必要的存储单元设计，即可 实现设计思想。图2所示的电路，在采用VHDL语言描述时，采用结构描述方式较为合适。可编程m序列发生器的程序设计如下：15位的m序列发生器的程序 module M15Serial( input c_clk, input iN_rst, output o_ser );reg 3:0flow = 4b0001; assign o_ser = flow0; alw

23、ays(posedge c_clk or negedge iN_rst) begin if(iN_rst) flow = 4b0001; else begin flow3:1 = flow2:0; flow0 = flow3 flow2; end endendmodule/output o_ser 是序列输出6.3仿真数据 序列信号发生器实验电路如图所示。在连续脉冲的作用下，电路输出循环产生串行数据00010111。图13 仿真电路图图14 仿真效果图15位的m序列发生器的仿真图 第七章 结 论本次课程设计基本达到了设计的要求，通过本次课程设计我了解了m序列的特点以及其设计方法，基本掌握了Qu

24、artus II的使用方法和Verilog-HDL语言的编写特点。虽然在整个课程设计中不乏很多遗憾的地方，但是学到了设计m序列发生器的基本流程和方法，同时在面对困难时，我也感受到应具备坚忍不拔，迎难而上的精神。这次课程设计既考验了我们对课本理论知识的掌握，也考察了我们的动手和分析能力，拓展我们多方面的思维。 在我图书馆查找资料的过程中，面对无数书本的罗列，当找到有关我课程设计题目的资料时十分激动和兴奋。我从资料的收集中，掌握了伪随机信号的知识，让我对我所学过的知识有所巩固和提高，并且让我对当今伪随机信号的最新发展技术有所了解。在整个过程中，我学到了新知识，增长了见识。在今后的日子里，我仍然要不

25、断地充实自己，争取学到更多知识。 认真严谨，实事求是的学习态度，不怕困难、坚持不懈的精神是我在这次课程设计中最大的收益。我想这是一次意志的磨练，是对我实际能力的一次提升，也会对我未来的学习和工作有很大的帮助。 参考文献1 王金明，杨吉斌.数字系统设计与Verilog HDL.电子工业出版社2 杨颂华，冯毛宫.数字电子技术基础.西安电子科技大学出版社3姜立冬.VHDL语言程序设计及应用.北京：北京邮电大学出版社，20044邢建平，曾繁泰.VHDL程序设计教程（第3版）M.北京：清华大学出版社，20055陈顺林，董庆蓉.m序列在移动通信扰码中的应用及仿真。现代电子技术，2002，第3期，27-29

26、6林可祥. 伪随机码的原理与应用M . 北京:人民邮电出版社,1978袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄

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29、蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆

30、莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀

31、膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄

32、螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀

33、袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈