VHDL顺序语句SequentialStatement

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1、lProcess，Function，Procedure中的语句都是顺序执行，以Process为例lProcess与Process之间，与其他并行语句之间都是并行的关系l1.顺序信号赋值语句顺序信号赋值语句l 信号名信号名=赋值源；赋值源；l赋值符号左边必须是信号名，但不能是端口声明赋值符号左边必须是信号名，但不能是端口声明中指定为中指定为in的信号。右边表达式中可以出现任意对象的信号。右边表达式中可以出现任意对象类，但不能出现端口声明中指定为类，但不能出现端口声明中指定为out的信号。的信号。例：例：B=A;l-惯性延迟，无时间延迟子句，即惯性延迟，无时间延迟子句，即延迟延迟D=C after

2、 5 ns;l -传输延迟，指定延迟时间传输延迟，指定延迟时间l变量赋值的含义是：用计算赋值符号右边的表达式所得新值取代变量原来的值。变量赋值的语法形式为：变量名:=表达式；la:=1;lC1:=“1100”;lG(2)=y;lH(I)=z;lF(1 to 4):=“1001”;lSIGNAL a,b,c,d:STD_LOGIC;lSIGNAL S:STD_LOGIC_VECTOR(1 TO 4);llVARIABLE e,f:STD_LOGIC;lVARIABLE g:STD_LOGIC_VECTOR(1 TO 2);lVARIABLE h:STD_LOGIC_VECTOR(1 TO 4);

3、lS=(0,1,0,0);l(a,b,c,d)=s;l-a=0;b=1;c=0;de,4=f,2=g(1),1=g(2):=h;l-g(2):=h(1);g(1):=h(2);e:=h(3);f:=h(4);VHDL为用户提供了若干控制进程内部执行为用户提供了若干控制进程内部执行流的结构，可分为条件控制和循环控制两种。流的结构，可分为条件控制和循环控制两种。IF语句 CASE语句 LOOP语句 NEXT语句 EXIT语句l lif 条件表达式 then l 顺序语句end if;lif 条件表达式 thenl 顺序语句 else l 顺序语句lend if;lif 条件表达式 then l 顺

4、序语句l elsif 条件表达式 then l 顺序语句l else l 顺序语句 end if;BEGIN IF(ab)THEN y=b;ELSE y=a;END IF;END max;B用VHDL设计一个D触发器ddf1引进内部节点信号进程和敏感信号进程和敏感信号检测检测CLK上升沿上升沿将数据输出端口将数据输出端口顺序语句PROCESS(clock,clear)BEGINIF clear=0 THENq=0;ELSIF clockEVENT and clock=1 THENq=d;END IF;END PROCESS;Process(clk)begin if(clkevent and c

5、lk=1)then if(t=1)then q=not(q);else q=q;end if;end if;end process;ENTITY mul ISPORT(a,b,sel :IN BIT;data_out :OUT BIT);END mul;ARCHITECTURE ex OF mul ISSIGNAL temp:BIT;BEGINprocess_a:PROCESS(a,b,selx)BEGINIF(sel=0)THENtemp=a;ELSE temp=b;END IF;data_out 语句;when选择值=语句;l when others=语句;lend case;l lcas

6、e语句选择项的要求：选择唯一，覆盖全集。2、case语句l单个普通数值 8l数值选择范围 （2 to 4)l并列数值 3|5|8 l混合方式lLIBRARY ieee;lUSE ieee.std_logic_1164.all;lENTITY mux41 islPORT(s1,s2,a,b,c,d:IN STD_LOGIC;l z :OUT STD_LOGIC);lEND mux41;lARCHITECTURE activ OF mux41 ISl SIGNAL s:STD_LOGIC_VECTOR(1 DOWNTO 0);l BEGINl s z z z zz Out1 Out1 Out1 O

7、ut1 10;end loop loop2;l loop标号标号:f or 循环变量循环变量 in 循环次数范围循环次数范围 loop 顺序语句；顺序语句；end loop loop标号标号；循环变量由循环次数范围确定其类型，无循环变量由循环次数范围确定其类型，无需声明。循环变量可用在循环体中，但一旦循需声明。循环变量可用在循环体中，但一旦循环结束，循环变量不再起作用，即不能把循环环结束，循环变量不再起作用，即不能把循环变量的值带到循环体外。变量的值带到循环体外。l8位奇偶校验电路位奇偶校验电路lENTITY p_check islPORT(a:IN STD_LOGIC_VECTOR(7 DO

8、WNTO 0);l Y :OUT STD_LOGIC);lEND p_check;lARCHITECTURE opt OF p_check ISl SIGNAL tmp:STD_LOGIC;l BEGINl PROCESS(a)l BEGINl tmp=0;l for n in 0 to 7 looptmp=tmp XOR a(n);end loop;l y=tmp;l END PROCESS;lEND opt;标号：标号：while 循环控制条件循环控制条件 loop语句；语句；end loop 标号；标号；循环控制条件是布尔类型。每次执行完循循环控制条件是布尔类型。每次执行完循环体之后，都

9、要检测条件表达式的值是真还是环体之后，都要检测条件表达式的值是真还是假。只要其值为真，就要在执行一次循环体内假。只要其值为真，就要在执行一次循环体内的语句。在条件为假时结束循环。的语句。在条件为假时结束循环。lprocess(inputx)variable n:Integer:=1;beginL1:while n=8 loopoutputx(n)=inputx(n+8);l n:=n+1;end loop L1;end process;l 该语句控制循环提前进入下一次循环，即该语句控制循环提前进入下一次循环，即跳过该语句后面的语句执行指定标号的下跳过该语句后面的语句执行指定标号的下一个循环一个

10、循环next;l next loop标号标号;l next loop标号标号 when 条件表达式条件表达式；loop2:loop B:=B+1;next loop2 when B10;.end loop loop2;l lexit语句使得从循环标号所标明的循环中退出。语句使得从循环标号所标明的循环中退出。exit;l exit loop标号标号;l exit loop标号标号 when 条件表达式条件表达式 l如果指定条件，必须要在所绐条件为真的前提如果指定条件，必须要在所绐条件为真的前提下，才从循环标号所标明的循环中退出。下，才从循环标号所标明的循环中退出。l 两种情况下的循环标号都是可选

11、项。如果语句两种情况下的循环标号都是可选项。如果语句中末给出循环标号，则从当前循环中退出。中末给出循环标号，则从当前循环中退出。signal a,b:std_logic_vector(1 downto 0);l signal a_less_then_b:BOOLEAN;l a_less_then_b=false;for i in 1 downto 0 loop IF (a(i)=1 AND b(i)=0 THEN l a_less_then_b=false;l EXIT;l Elsif (a(i)=0 AND b(i)=1 THEN l a_less_then_b 实参表达式实参表达式 ，形数

12、名形数名=实参表达式实参表达式）；lPACKAGE data_type ISlsubtype data_element is integer range 0 to 3;ltype data_array is array(1 to 3)of data_element;lend data_type;luse work.data_type.all;lENTITY sort islPORT(in_array:in data_array;l out_array:out data_array;lEND sort;lARCHITECTURE exmp OF sort ISlBEGIN PROCESS(in_

13、array)procedure s:inout data_array;low,high:in integer)is variable temp:data_element;BEGIN if(data(low)data(high)thenl tmp:=data(low);l data(low):=data(high);l data(high):=temp;l end if;lEnd swap;lVarible my_array:data_array;lBeginl my_array:=in_array;lS,1,2);lS,2,3);lS,1,2);lOut_array b)THEN tmp:=a

14、;ELSE tmp:=b;END IF;RETURN tmp;END max;函数的参数均为输入参数。函数的参数均为输入参数。函数调用返回一个指定数据类型的值。函数调用返回一个指定数据类型的值。ARCHITECTURE rtl OF dpeak IS SIGNAL peak:STD_LOGIC_VECTOR(5 downto 0);BEGIN dout=peak;PROCESS(clk)BEGIN IF(clkevent and clk=1)THEN IF(set=1)THEN peak=date;ELSE peak null;l -当当x等于等于1或或0时，没有动作。时，没有动作。when others=x:=x mod 2;l -其他情况下以其他情况下以2为模。为模。end case;end ModTwo