集成电路版图设计PPT课件

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1、集成电路设计基础集成电路设计基础第七章第七章 集成电路版图设计集成电路版图设计华南理工大学华南理工大学 电子与信息学院电子与信息学院广州集成电路设计中心广州集成电路设计中心殷瑞祥殷瑞祥 教授教授版图设计概述 版图版图(Layout)是集成电路设计者将设计并模拟优化后的电路转是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。定义等有关器件的所有物理信息。集成电路制造厂家根据集成电路制造厂家根据 版图版图 来制造掩膜。版图的设计有特定的来制造掩膜。版图的设计有特定的规则

2、，这些规则是集成电路制造厂家根据自己的工艺特点而制规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。致难以修改。很多集成电路的设计软件都有设计版图的功能，很多集成电路的设计软件都有设计版图的功能，Cadence 的的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。的版图设计软件帮助设计者在

3、图形方式下绘制版图。版图设计流程版图设计流程设计规则检查设计规则检查DRCDesign Rule Check电气规则检查电气规则检查ERCElectrical Rule Check版图与线路图比较程版图与线路图比较程序序Layout Versus Schematic（LVS）版图寄生参数提取版图寄生参数提取LPELayout Parameter Extraction寄生电阻提取寄生电阻提取PREParasitic Resistance Extraction47.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线

4、规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计选择工艺流程需要考虑的因素选择工艺流程需要考虑的因素选择某一家公司的某一工艺来实现我们所设计的选择某一家公司的某一工艺来实现我们所设计的IC，除了，除了Design Rules外尚会包含下列资料。外尚会包含下列资料。1.工艺参数工艺参数：如每一层的厚度，深度：如每一层的厚度，深度等。等。2.工艺流程工艺流程：如每一步骤所需的时间。：如每一步骤所需的时间。3.设计指导设计指导(Design guide)：如告诉你如何加：如告诉你如何加contact，如何用，如何用library，如何用避

5、免，如何用避免Latch Up等等4.SPICE Parameters：SPICE的参数。一般还有分是那一种的参数。一般还有分是那一种 SPICE的参数。这些参数大致分为的参数。这些参数大致分为(1)基本基本(Typical)；(2)最最快快(Fast)及及(3)最慢最慢(Slow)。5.Package：可用的包装及：可用的包装及Pin Count。6.Area：每一个：每一个Die的最大容许面积。的最大容许面积。7.Testing：测试方法：测试方法8.其它其它：如温度系数，片电阻：如温度系数，片电阻(Sheet resistance)系数，系数，Tape out的流程的流程等。等。7.1

6、工艺流程定义工艺流程定义设计规则是以晶圆厂实际制造过程为基准，经过实际验设计规则是以晶圆厂实际制造过程为基准，经过实际验证过的一整套参数，是进行版图设计必须遵守的规则，版图证过的一整套参数，是进行版图设计必须遵守的规则，版图设计是否符合设计规则是流片是否成功的一个关键。每一家设计是否符合设计规则是流片是否成功的一个关键。每一家公司的公司的Design Rules并不相同，同一公司不同并不相同，同一公司不同Process其其Design Rules也会不相同，即使是同一公司同一也会不相同，即使是同一公司同一Process，其，其Design Rules也会也会Upgrade。以台湾半导体制造公司

7、以台湾半导体制造公司(TSMC)的的0.35m CMOS工艺为例工艺为例，我们给出从工艺文件出发到设计出版图的途径。我们给出从工艺文件出发到设计出版图的途径。TSMC的的0.35m CMOS工艺是工艺是MOSIS 1998年以来提供服年以来提供服务的深亚微米工艺，以下简要介绍利用该工艺的技术文件进务的深亚微米工艺，以下简要介绍利用该工艺的技术文件进行芯片设计的流程。行芯片设计的流程。TSMC的的0.35 m沟道尺寸和对应的电源电压、电路布局图沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数见表。中金属布线层及其性能参数见表。金属布线层及其性能参数金属布线层及其性能参数沟道长(m)金

8、属布线层数多晶硅布线层数电源电压(V)W/L 阀值电压（V）31级环行振荡器频率(MHz)NMOSPMOS0.35323.30.6/0.400.54-0.77196.173.6/0.400.58-0.76MOSIS为为TSMC 0.35 mCMOS工艺定义的全部工艺层工艺定义的全部工艺层层名层名层号层号(GDSII)对应的对应的CIF名称名称说明说明Contact25CCC接触孔接触孔N_well42CWNN阱阱Active43CAA有源层有源层P_plus_select44CSPP型扩散型扩散N_plus_select45CSNN型扩散型扩散Poly46CPG多晶硅多晶硅Electrode5

9、6CEL第二层多晶硅第二层多晶硅Metal149CMF第一层金属第一层金属Via150CVA连接第一与第二层金属的接触孔连接第一与第二层金属的接触孔Metal251CMS第二层金属第二层金属Via261CVS连接第二与第三层金属的接触孔连接第二与第三层金属的接触孔Metal362CMT第三层金属第三层金属Glass52COG钝化玻璃钝化玻璃新加坡新加坡Chartered 0.35 mCMOS工艺定义的全部工艺层工艺定义的全部工艺层10n Feature size L=0.18umn VDD 1.8V/2.5Vn Deep NWELL to reduce substrate noisen MIM

10、 capacitor(1fF/um2)n Thick-top-metal for inductorn 6 Metal 1 Polyn Polycide resistor(7.5 Ohm/sq)n High N/P implant resistor(59 Ohm/sq,133 Ohm/sq)n M1-M5(78 mOhm/sq)Thick-top-metal(18 mOhm/sq)0.18 m 制程结构制程结构117.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图

11、检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.2 版图版图几何几何设计规则设计规则 集成电路的制造必然受到工艺技术水平的限制，受到器件集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。些设计规则直接由流片厂家提供。设计规则（设计规则（design rule）是版图设计和工艺之间的接口。）是版图设计和工艺之间的接口。设计规则主要包括各层的最小宽度、

12、层与层之间的最小间设计规则主要包括各层的最小宽度、层与层之间的最小间距等。距等。设计规则可以采用可缩放的设计规则可以采用可缩放的-规则（最小尺寸用规则（最小尺寸用 的倍数表的倍数表示）和固定的微米规则（最小尺寸用具体微米数值给出）示）和固定的微米规则（最小尺寸用具体微米数值给出）1.最小宽度最小宽度(minWidth)在利用在利用DRC(设计规则检查设计规则检查)对版图进行几何规则检查时，对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。机将给出错误提示。最小最小宽度指封闭几何图形的内边之间的距离宽度指封

13、闭几何图形的内边之间的距离TSMC_0.35 m CMOS工艺中各版图层的线条最小宽度工艺中各版图层的线条最小宽度层层(layer)最小宽度最小宽度(minWidth)单位：单位：lambda=0.2 mN阱阱(N_well)12扩散层扩散层(P_plus_select/N_plus_select)2多晶硅多晶硅(Poly)2有源层有源层(Active)3接触孔接触孔(Contact)2*2(固定尺寸固定尺寸)第一层金属第一层金属(Metal1)3接触孔接触孔(Via1)2*2(固定尺寸固定尺寸)第二层金属第二层金属(Metal2)3第二层多晶硅第二层多晶硅(Electrode)3接触孔接触孔

14、(Via2)2*2(固定尺寸固定尺寸)第三层金属第三层金属(Metal3)52.最小间距最小间距(minSep)间距指各几何图形外边界之间的距离间距指各几何图形外边界之间的距离TSMC_0.35 m CMOS工艺版图各层图形之间的最小间隔工艺版图各层图形之间的最小间隔最小宽度最小宽度(minSep)单位：单位：lambda=0.2mN_wellActivePolyP_lplus_select/N_plus_selectContactMetal1Via1Metal2ElectrodeVia2Metal3N_well18Active63Poly13P_plus_select/N_plus_sele

15、ct32Contact223Metal13Via12223Metal24Electrode2233Via223Metal31515151533.最小交叠最小交叠(min Overlap)交迭有两种形式：交迭有两种形式：a)一几何图形内边界到另一图形的内边界长度一几何图形内边界到另一图形的内边界长度(overlap)b)一几何图形外边界到另一图形的内边界长度一几何图形外边界到另一图形的内边界长度(extension)XY(a)(b)X Y N_wellActivePolyP_lplus_select/N_plus_selectContactMetal1Via1Metal2ElectrodeVia

16、2Metal3N_well6ActivePoly2P_plus_select/N_plus_select2Contact1.51.51Metal11Via11Metal21Electrode22Via21Metal31Glass6TSMC_0.35 m CMOS工艺版图各层图形之间最小交工艺版图各层图形之间最小交叠叠新加坡新加坡Chartered 0.35 mCMOS工艺设计规则工艺设计规则1.an阱阱(well)n阱的最小宽度阱的最小宽度0.8u1.b阱与阱之间的最小间距阱与阱之间的最小间距diff到到nwell的最小间距的最小间距(inside)0.2u(outside)1.1u1.dpd

17、iff到到nwell的最小间距的最小间距(inside)1.1u(outside)0.35u1.ep mos 器件必须在器件必须在nwell内内2.a有源区（有源区（active）有源区的最小宽度有源区的最小宽度0.4u2.b有源区之间的最小间距有源区之间的最小间距0.6u3.a多晶硅（多晶硅（poly）多晶硅的最小宽度多晶硅的最小宽度0.35u3.b多晶硅间的最小间距多晶硅间的最小间距0.45u3.c多晶硅与有源区的最小间距多晶硅与有源区的最小间距0.2u3.d多晶硅栅在场区上的最小露头多晶硅栅在场区上的最小露头0.45u3.e源、漏与栅的最小间距源、漏与栅的最小间距0.6u4.a引线孔（引

18、线孔（contact）引线孔的最大最小宽度引线孔的最大最小宽度0.40.4u4.b引线孔间的最小间距引线孔间的最小间距0.4u4.c多晶硅覆盖引线孔的最小间距多晶硅覆盖引线孔的最小间距0.15u4.dmetal1覆盖引线孔的最小间距覆盖引线孔的最小间距0.15u4.e引线孔到引线孔到gate间距间距0.3u4.fdiff覆盖引线孔的最小间距覆盖引线孔的最小间距0.15u5.a金属金属1（metal1）金属金属1的最小宽度的最小宽度0.45u5.b金属金属1间的最小间距间的最小间距0.45u6.a金属金属2（metal2）金属金属2的最小宽度的最小宽度0.5u6.b金属金属2间的最小间距间的最小

19、间距0.5u4.设计规则举例设计规则举例20图 多晶硅层相关设计规则的图形关系 217.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计8.3 图元图元 电路所涉及的每一种元件都是由一套掩模决定的几何形状电路所涉及的每一种元件都是由一套掩模决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。和一系列物理、化学和机械处理过程的一个有机组合。仅根据仅根据设计规则来设计版图设计规则来设计版图，难以

20、入手，难以入手。对版图设计者来讲，工艺能够制造的有源和无源元件的版对版图设计者来讲，工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。图应该作为工艺元件库事先从工艺厂家得到。必要时，设计者需要自己建立相应的元件库。必要时，设计者需要自己建立相应的元件库。以下给出根据以下给出根据MOSIS提供的提供的TSMC 0.35 m CMOS工艺文件工艺文件设计的几种关键元件，图中几何尺寸的单位都是设计的几种关键元件，图中几何尺寸的单位都是lambda，对于对于0.35m工艺，工艺，=0.2 m。1.NMOS和和PMOS多晶硅多晶硅(Poly)形成形成MOS管的栅极。管的栅极。N+扩

21、散和有源区扩散和有源区(Active)共同形成共同形成N型有源区型有源区（NMOS），），P+扩散和有源区共同形扩散和有源区共同形成成P型有源区型有源区（PMOS）。有源区分别在栅极两侧构成源区。有源区分别在栅极两侧构成源区(S)和漏区和漏区(D)。源区和漏区又分别通过接触孔源区和漏区又分别通过接触孔(Contact)与第与第一层金属一层金属(Metal1)连接构成源极和漏极。连接构成源极和漏极。MOS管的可变参数为：栅长管的可变参数为：栅长(gate_length)、栅宽栅宽(gate_width)和栅指数和栅指数(gates)。栅长栅长(gate_length)指栅极下源区和漏区之间的沟道

22、长度，最指栅极下源区和漏区之间的沟道长度，最小值为小值为2 lambda=0.4m。栅宽栅宽(gate_width)指栅极下有源区指栅极下有源区(沟道沟道)的宽度，最小栅宽的宽度，最小栅宽为为3 lambda=0.6m。栅指数栅指数(gates)指栅极的个数指栅极的个数。NMOS 俯视图俯视图PMOS 俯视图俯视图2.电阻电阻(Resistor)设计者在设计者在Cadence环境下环境下CMOS工艺可用的电阻有工艺可用的电阻有多晶硅电阻、有源层电阻和阱区电阻。多晶硅电阻、有源层电阻和阱区电阻。三种电阻的计算公式均为：三种电阻的计算公式均为：其中，其中，Rsh为方块电阻值，为方块电阻值，l 和和

23、w 分别是体电阻的长分别是体电阻的长与宽，与宽，Rcon是单个接触区形成的电阻值，是单个接触区形成的电阻值，n是接触孔数是接触孔数.电阻的可变参数：电阻宽度电阻的可变参数：电阻宽度(width)、电阻值电阻值(R)。dshconl2*X2R*R*Rwwn多晶硅电阻多晶硅电阻第一层多晶硅电阻俯视图第一层多晶硅电阻俯视图PolyMetal1Contact2.02.01.01.52.0XdXd多晶硅通过接触孔与第一层金属连接，该金属构成电阻的多晶硅通过接触孔与第一层金属连接，该金属构成电阻的两个电极，图中所示电阻最小宽度为两个电极，图中所示电阻最小宽度为2=0.4m。第一层多晶硅的方块电阻值为第一层

24、多晶硅的方块电阻值为7.4欧姆，每接触孔形成的电欧姆，每接触孔形成的电阻为阻为5.6欧姆。该多晶硅电阻一般为几十欧姆。欧姆。该多晶硅电阻一般为几十欧姆。多晶硅电阻多晶硅电阻（续）续）第二层多晶硅第二层多晶硅(Electrode)的方块电阻值为的方块电阻值为47.4欧姆，每个接触欧姆，每个接触孔形成的电阻为孔形成的电阻为31.4欧姆。该多晶硅电阻一般为几百欧姆。欧姆。该多晶硅电阻一般为几百欧姆。ElectrodeMetal1Contact2.03.01.02.03.0Xd第二层多晶硅电阻俯视图第二层多晶硅电阻俯视图有源层电阻有源层电阻由由N+扩散与有源区形成扩散与有源区形成N+有源层电阻。有源层

25、电阻。有源层通过接触孔与有源层通过接触孔与第一层金属连接，金属构成有源层电阻的两个电极。第一层金属连接，金属构成有源层电阻的两个电极。N+有源层电阻的方块电阻值为有源层电阻的方块电阻值为79.1欧姆，每个接触孔形成的欧姆，每个接触孔形成的电阻为电阻为54.8欧姆。电阻一般为几百到几千欧姆。欧姆。电阻一般为几百到几千欧姆。N_plus_selectActiveContactMetal12.02.01.04.04.01.52.0XdXdN+有源层电阻俯视图有源层电阻俯视图有源层电阻有源层电阻(续续)P+扩散分别与有源区形成扩散分别与有源区形成P+有源层电阻。有源层电阻。有源层通过接触孔与有源层通过

26、接触孔与第一层金属连接，金属构成有源层电阻的两个电极。第一层金属连接，金属构成有源层电阻的两个电极。P+有源层电阻的方块电阻值为有源层电阻的方块电阻值为153.4欧姆，每个接触孔形成的电欧姆，每个接触孔形成的电阻为阻为118.5欧姆。电阻一般为几百到几千欧姆。欧姆。电阻一般为几百到几千欧姆。ActiveContactMetal12.02.01.04.04.01.5N_well4.04.02.0XdXdP_plus_selectP+有源层电阻俯视图有源层电阻俯视图阱区电阻阱区电阻为了引出为了引出N阱电阻的两个电极，在阱电阻的两个电极，在N阱中进行阱中进行N+扩散，该扩散扩散，该扩散区与有源层形成

27、区与有源层形成N型有源区，有源区再通过接触孔和金属连接型有源区，有源区再通过接触孔和金属连接形成欧姆接触，金属构成了电阻的两个电极。形成欧姆接触，金属构成了电阻的两个电极。N_wellN_plus_selectActiveMetal1Contact122181XdXddsh_nwellconsh_nactivel22*XR*R*R*RwdwnwdwN阱电阻的方块电阻值为阱电阻的方块电阻值为1011欧姆，该电阻一般在几欧姆，该电阻一般在几k到几百到几百k。电容电容(Capacitance)TSMC_0.35 m工艺制作的电容是一种结构简单的工艺制作的电容是一种结构简单的MIM电容，该电电容，该电

28、容由三层介质组成：容由三层介质组成：导电层作为下电极导电层作为下电极 绝缘层作为平板电容两电极间的介质绝缘层作为平板电容两电极间的介质 导电层作为上电极导电层作为上电极 22fF/fF/fFtotalareafringeCCmareamCmperimeterm电容计算公式电容计算公式其中，其中，area是两导电层重叠区域的面积，是两导电层重叠区域的面积，CareafF/m2是单位有是单位有效面积的电容量效面积的电容量,perimeter 是两导电层重叠区域的周长，是两导电层重叠区域的周长，CfringefF/m是单位长度电容量。电容的可变参数为：两导电是单位长度电容量。电容的可变参数为：两导电

29、层重叠区域一边的长度层重叠区域一边的长度(y)、电容值电容值(CtotalF)。互互连连(Interconnect)在在TSMC_0.35 m的集成电路工艺流程中，不同导电层之间由绝缘介质的集成电路工艺流程中，不同导电层之间由绝缘介质隔离。导电层之间的相互连接需要通过打孔实现。隔离。导电层之间的相互连接需要通过打孔实现。有源层、多晶硅有源层、多晶硅(Poly)和第二层多晶硅和第二层多晶硅(Electrode)都通过接触孔都通过接触孔(Contact)与第一层金属与第一层金属(Metal1)连接。连接。Metal1Metal2Metal3Via1Via2ContactPoly(a)(b)(c)(

30、a)多晶硅和第一层金属多晶硅和第一层金属(b)第一和第二层金属第一和第二层金属(c)第二和第三层金属连接的俯视图第二和第三层金属连接的俯视图焊盘焊盘(Pad)电路的输入和输出需要通过适当的导体结构（焊盘）来电路的输入和输出需要通过适当的导体结构（焊盘）来实现与外部电路的连接，它同时用于电路的在芯片测试。焊实现与外部电路的连接，它同时用于电路的在芯片测试。焊盘的尺寸通常远大于电路中其它的元器件，盘的尺寸通常远大于电路中其它的元器件，焊盘的尺寸是固焊盘的尺寸是固定的定的。焊盘焊盘的俯视图的俯视图357.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设

31、计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.4 电学设计规则电学设计规则 电学设计规则给出的是将具体的工艺参数及其结果抽电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据。象出的电学参数，是电路与系统设计、模拟的依据。几何设计规则是图形编辑的依据几何设计规则是图形编辑的依据 电学设计规则是分析计算的依据电学设计规则是分析计算的依据 几何设计规则是设计系统生成版图和检查版图错误的几何设计规则是设计系统生成版图和检查版图错误的依据依据 电学设计规则是设

32、计系统预测电路性能（仿真）的依电学设计规则是设计系统预测电路性能（仿真）的依据。据。3637电学设计规则描述电学设计规则描述 衬底电阻衬底电阻 掺杂区薄层电阻掺杂区薄层电阻 多晶硅薄层电阻多晶硅薄层电阻 接触电阻接触电阻 电容（单位面积电容）电容（单位面积电容）综合参数综合参数 阈值电压阈值电压 击穿电压击穿电压 导电因子导电因子387.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.5 布线规则

33、布线规则 电源线与地线：梳状走线、金属布线电源线与地线：梳状走线、金属布线 长信号线避免平行走线长信号线避免平行走线 压点位置压点位置 根据电气特性要求选择布线层根据电气特性要求选择布线层39407.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.6 版图设计版图设计1.版图设计环境版图设计环境建立数据库通道，确定版图与工艺对应关系。建立数据库通道，确定版图与工艺对应关系。2.芯片版图布局芯片版图

34、布局布局图应尽可能与电路图一致布局图应尽可能与电路图一致设计布局图的一个重要的任务是安排焊盘设计布局图的一个重要的任务是安排焊盘 集成电路必须是可测的集成电路必须是可测的 限幅放大器的系统框图限幅放大器的系统框图限幅放大器的版图布局限幅放大器的版图布局3.元件布局与布线元件布局与布线利用版图编辑工具设计版图的基本步骤利用版图编辑工具设计版图的基本步骤1)运行版图编辑工具，建立版图文件；运行版图编辑工具，建立版图文件；2)在画图窗口内根据几何参数值调元器件和子单元的版图；在画图窗口内根据几何参数值调元器件和子单元的版图；3)在不同的层内进行元器件和子单元之间的连接；在不同的层内进行元器件和子单元

35、之间的连接；4)调用调用DRC程序进行设计规则检查，修改错误；程序进行设计规则检查，修改错误；5)调用电路提取程序提取版图对应的元件参数和电路拓扑；调用电路提取程序提取版图对应的元件参数和电路拓扑；6)与分析阶段建立的电路图文件结合进行版图与电路图对照与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即分析，即LVS（Layout-vs-Schemetic）。）。7)存储版图文件，供今后修改和重用。存储版图文件，供今后修改和重用。CMOS差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程 VINVINQR1R2VDD4576301289MN1MN2MPS2MCS2MGCSM

36、CF1MCF2MSF1MSF2OUT+OUT-画出两只画出两只MCS3并将它们的栅、漏和源极互连并将它们的栅、漏和源极互连画画L型金属线作地线型金属线作地线VINVINQR1R2VDD4576301289MN1MN2MPS2MCS2MGCSMCF1MCF2MSF1MSF2OUT+OUT-画出两只画出两只MN1并将它们的栅、漏和源极互连并将它们的栅、漏和源极互连CMOS差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程 依次画出依次画出R1、并联的两只、并联的两只MSF1和并联的两只和并联的两只MCF1以及偏压等半边电路版图以及偏压等半边电路版图CMOS差动放大器单元电路设计版图的

37、过程差动放大器单元电路设计版图的过程CMOS差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程通过对图中半边版图通过对图中半边版图对对X轴作镜像复制形成的完整版图轴作镜像复制形成的完整版图4.版图设计注意事项版图设计注意事项在正式用在正式用Cadence画版图之前，一定要先构思，也就是要仔细想一想，画版图之前，一定要先构思，也就是要仔细想一想，每个管子打算怎样安排，管子之间怎样连接，最后的电源线、地线怎样每个管子打算怎样安排，管子之间怎样连接，最后的电源线、地线怎样走。对于差分形式的电路结构，最好在版图设计时也讲究对称，这样有走。对于差分形式的电路结构，最好在版图设计时也讲究对称

38、，这样有利于提高电路性能。为了讲究对称，有时候需要把一个管子分成两个，利于提高电路性能。为了讲究对称，有时候需要把一个管子分成两个，比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分形式对称的电路结构，一般地线铺在中间，电源线走上下两边，中间是形式对称的电路结构，一般地线铺在中间，电源线走上下两边，中间是大片的元件。大片的元件。当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线用第一层金属，信号线交叉的地方用第二层金属，整个电路与外部焊盘用第一层金

39、属，信号线交叉的地方用第二层金属，整个电路与外部焊盘的接口用第三层金属。但也不绝对，比如说某一条金属线要设计允许通的接口用第三层金属。但也不绝对，比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条甚至三条金属线过的电流很大，用一条金属线明显很宽，就可以用两条甚至三条金属线铺成两层甚至三层，电流在每一层金属线上流过去的量就小了二分之一铺成两层甚至三层，电流在每一层金属线上流过去的量就小了二分之一。层与层是通过连接孔连接的，在可能的情况下适当增加接触孔数，确。层与层是通过连接孔连接的，在可能的情况下适当增加接触孔数，确保连接的可靠性。保连接的可靠性。4.版图设计注意事项

40、（版图设计注意事项（续续1）输入和输出最好分别布置在芯片两端，例如让信号从左边输输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。对于入，右边输出，这样可以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会引起不小信号高增益放大器，这一点特别重要，设计不当会引起不希望的反馈，造成电路自激。希望的反馈，造成电路自激。金属连线的宽度是版图设计必须考虑的问题。铝金属线电流金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为密度最大为0.8mA/mm2，Metal1、Metal2厚厚0.7mm,电流密度电流密度按按0

41、.56mA/mm2设计，设计，Metal3厚厚1.1mm,按按0.8mA/mm2设计。当设计。当金属中流过的电流过大时，在金属较细的部位会引起金属中流过的电流过大时，在金属较细的部位会引起“电徙电徙”效应（金属原子沿电流方向迁徙），使金属变窄直到截断。效应（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根据需要设定宽度。因此，流过大电流的金属连线应该根据需要设定宽度。应确保电路中各处电位相同。芯片内部的电源线和地线应全应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。部连通，对于衬底应该保证良好的接地。4.版图设计注意事项（版

42、图设计注意事项（续续2）对高频信号，尽量减少寄生电容的干扰，对直流信号，尽对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二层金属和第三直流。第一层金属和第二层金属之间，第二层金属和第三层金属之间均会形成电容。层金属之间均会形成电容。对于电路中较长的走线，要考虑到电阻效应。金属、多晶对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有各自不同的方块电阻值，实际矩形结构的电阻值硅分别有各自不同的方块电阻值，实际矩形结构的电阻值只跟矩形的长宽比有关。金属或

43、多晶硅连线越长，电阻值只跟矩形的长宽比有关。金属或多晶硅连线越长，电阻值就越大。为防止寄生大电阻对电路性能的影响，电路中尽就越大。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。量不走长线。4.版图设计注意事项（版图设计注意事项（续续3）MOS管的尺寸（栅长、栅宽）是由电路模拟时候定下来的，画管的尺寸（栅长、栅宽）是由电路模拟时候定下来的，画MOS管时应按照这些尺寸进行。但是当管时应按照这些尺寸进行。但是当MOS管的栅宽过大时，为管的栅宽过大时，为了减小栅电阻和栅电容对电路性能的影响，我们需要减小每个了减小栅电阻和栅电容对电路性能的影响，我们需要减小每个MOS管的栅宽，为达到的所需的总栅

44、宽可以采用并联的方式。另管的栅宽，为达到的所需的总栅宽可以采用并联的方式。另外，对于外，对于NMOS管，我们应当充分保证其衬底接地，而管，我们应当充分保证其衬底接地，而PMOS管应管应当保证其衬底充分接高电平，特别当保证其衬底充分接高电平，特别MOS管流过大电流时，应该在管流过大电流时，应该在管子周围形成隔离环进行保护。管子周围形成隔离环进行保护。电阻可以用不同的材料形成，可选择性很大，需要设计者进行选电阻可以用不同的材料形成，可选择性很大，需要设计者进行选择。比如根据所需电阻值的大小，阻值的精确度，电阻的面积等择。比如根据所需电阻值的大小，阻值的精确度，电阻的面积等来确定选用何种电阻。对于电

45、阻宽度，我们也需要考虑，保证可来确定选用何种电阻。对于电阻宽度，我们也需要考虑，保证可以流过足够大的电流，防止电阻被烧坏。以流过足够大的电流，防止电阻被烧坏。可能整个电路的有效面积仅仅占整个芯片面积的很小一部分，因可能整个电路的有效面积仅仅占整个芯片面积的很小一部分，因此对于芯片中的空闲面积，可以尽量设计成电容，利用这些电容此对于芯片中的空闲面积，可以尽量设计成电容，利用这些电容来旁路外界电源和地对电路性能的影响。来旁路外界电源和地对电路性能的影响。4.版图设计注意事项（续版图设计注意事项（续4）力求层次化设计。即按功能将版图划分为若干子单元，每个子单力求层次化设计。即按功能将版图划分为若干子

46、单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨、层次清晰。改的工作量，且结构严谨、层次清晰。图形应尽量简捷，避免不必要的多边形，对连接在一起的同一层图形应尽量简捷，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且使版图一目应尽量合并，这不仅可减小版图的数据存储量，而且使版图一目了然。了然。设计者在构思版图结构时，除要考虑版图所占的面积、输入和输设

47、计者在构思版图结构时，除要考虑版图所占的面积、输入和输出的合理分布、减小不必要的寄生效应还应力求版图与电路原理出的合理分布、减小不必要的寄生效应还应力求版图与电路原理框图保持一致框图保持一致(必要时修改框图画法必要时修改框图画法)，并力求版图美观大方，并力求版图美观大方(利用利用适当空间添加标识符适当空间添加标识符)。537.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.7 版图验证版图验证1.

48、设计规则检查设计规则检查DRC2.电路提取电路提取3.电气规则检查电气规则检查ERC4.版图与电路图对照版图与电路图对照LVS547.8 版图数据提交版图数据提交 经过版图检查完全无错经过版图检查完全无错 将版图数据转换成将版图数据转换成GDS-II格式的码流数据格式的码流数据 按照按照Foundry的要求或的要求或MPW要求，通过网络传送要求，通过网络传送GDS-II文件（一般为文件（一般为FTP）有关有关Cadence Tools的使用的使用 Schematic可以进行层次化模块设计，整个电路图分割成若干可以进行层次化模块设计，整个电路图分割成若干个子电路，子电路下面又可分割成子电路。个子

49、电路，子电路下面又可分割成子电路。Layout也要进行也要进行层次化模块化设计。层次化模块化设计。Schematic的子电路可以进行的子电路可以进行cellview的的symbol提取，提取，laytout不能进行不能进行symbol的提取，但是可以进行的提取，但是可以进行子模块的调用。子模块的调用。版图设计的基本步骤是画电路图版图设计的基本步骤是画电路图(schematic)，画版图画版图(layout)，版图设计规则检查版图设计规则检查(DRC:design-rule-checking)，版图提取版图提取(extract)，电路图版图对照电路图版图对照(LVS:layout via sch

50、ematic)。从版从版图的每一小块开始，就要进行图的每一小块开始，就要进行DRC设计规则检查，这样能及设计规则检查，这样能及早发现错误并给以纠正。因为早发现错误并给以纠正。因为Cadence不能够在不能够在LVS的的Error display时显示时显示schematic子电路中的错误标记，所以从最基本子电路中的错误标记，所以从最基本的子电路开始，就要进行的子电路开始，就要进行LVS检查。检查。有关有关Cadence Tools的使用的使用（续）续）经过一段时间的实际操作之后会发现，初次利用经过一段时间的实际操作之后会发现，初次利用Cadence画画版图的时候，版图的时候，DRC相对困难，因

51、为很多条的设计规则一下相对困难，因为很多条的设计规则一下子很难记住。但当逐步熟悉了子很难记住。但当逐步熟悉了Cadence之后，就发现真正的之后，就发现真正的难点在于难点在于LVS，因为电路规模庞大，电路结构很复杂，因为电路规模庞大，电路结构很复杂，Cadence检查出的错误只能以网表的形式显示于文件或以标检查出的错误只能以网表的形式显示于文件或以标记标于记标于extracted和和schematic图中，但是图中，但是LVS的错误类型有的错误类型有几种，包括网表几种，包括网表(nets)错误，器件错误，器件(instance)错误，参数错误，参数(parameter)错误，端点错误，端点(t

52、erminal)错误。错误。Cadence提取的时提取的时候会把某些使用者连接错误造成的网表错误归为器件或参候会把某些使用者连接错误造成的网表错误归为器件或参数错误。所以检查错误的时候最好先检查网表错误。数错误。所以检查错误的时候最好先检查网表错误。LVS检查之后，检查之后，info中的中的log(日志日志)文件，错误网表，文件，错误网表，mergenet和和错误显示错误显示Errordisplay是对使用者比较有用的。是对使用者比较有用的。本章习题本章习题1.说明版图与电路图的关系。说明版图与电路图的关系。2.说明设计规则与工艺制造的关系。说明设计规则与工艺制造的关系。3.选用以选用以为单位的设计规则有什么优点？为单位的设计规则有什么优点？4.设计规则主要包括哪几种几何关系？设计规则主要包括哪几种几何关系？5.版图设计中整体布局有哪些注意事项？版图设计中整体布局有哪些注意事项？6.版图设计中元件布局布线方面有哪些注意事项？版图设计中元件布局布线方面有哪些注意事项？