数字逻辑与可编程逻辑的基础知识

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1、EDA设计技术是指以计算机为工作平台，以EDA软件工具为开发环境，以硬件描述语言为设计语言，以可编程逻辑器件为载体，以ASIC和SOC芯片为设计目标，以电子设计为应用方向的电子产品自动化设计过程。,第1章 数字逻辑与可编程逻辑的基础知识,1.1 数字逻辑设计基础 1.2 数字逻辑系统基本构成原理 1.3 现代数字系统设计的基本要素 1.4 现场可编程逻辑器件技术的演进,1.1 数字逻辑设计基础,1.1.1 二进制与逻辑代数 二进制数制系统是数字设计的基础， 它是以2为基数的计数体制， 因而有两个数码“0”和“1”。 二进制数码不仅可以表示数量的大小， 像十进制数那样进行算术运算， 还可以表示两

2、种不同的逻辑状态， 如开关的接通和断开、 电平的高和低、 真和假、 命题的正确与否等， 进行逻辑运算。 当二进制数用于表示逻辑状态时， 二进制数不再表示数值上的大小， 数与数间的运算也不再是普通代数中的数值运算， 而是对逻辑变量的逻辑运算。 逻辑代数正是描述这些逻辑关系的一种数学方法。 逻辑代数又称为布尔代数， 其最基本的运算有与、 或、 非三种， 有八个基本定律、五个常用公式和三个基本运算规则。,1. 与运算 只有当决定事务结果的全部条件同时具备时， 结果才会发生， 这样的因果关系称为与逻辑。 逻辑函数表达式为 Y=AB 只有当输入A和B都为“1”时, 逻辑输出Y才为“”, 其他情况都为“0

3、”, 即“全1出1, 有0出0”。 2. 或运算 在决定事物结果的诸条件中只要有一个满足, 结果就会发生, 这样的逻辑关系称为或逻辑。逻辑函数表达式为 Y=A+B 只要逻辑输入A或B中有一个为“1”， 输出Y就为“1”, 而当输入全为“0”时, 输出才为“0”, 即“有1出1， 全0出0”。,3. 非运算 决定事物的条件具备了， 结果却不发生， 而此条件不具备时， 结果一定发生， 这样的因果关系叫非逻辑。 逻辑函数表达式为,非逻辑的输出总是输入的取反， 即输入为“1”， 输出为“0”； 输入为“0”， 输出为“1”。,实际的逻辑问题往往比以上三种基本逻辑复杂得多， 但它们都是由基本的与、 或、

4、 非逻辑导出来的， 因此称其为导出逻辑或复合逻辑。 最常见的导出逻辑有与非、 或非、 与或非、 异或以及同或等。,1.1.2 用二进制字表示数据 一个二进制位只允许描述两种可能的值， 所以单位的二进制变量本身的应用是很有限的， 但可以通过将二进制定义为合适的组合方式， 用二进制字来表示想要表示的任何事物。 这是用二进制数来解决现实问题的关键所在。 例如, 有N个二进制位的二进制字 Info=XN-1XN-2XN-3X2X1X0 具有2N种可能组合， 就可以表示2N种不同的情形， 也即数据信息。 为方便起见， 引进一些术语来处理二进制数组。 一组二进制数通常被称为字， 而不考虑它使用的二进制数的

5、位数。 上面的Info是用N位二进制位表示的字。 根据系统的不同， 一个字中位（bit）数可能很重要， 也可能不重要。 在微计算机领域， 字节指的是8 bit字。 讨论二进制系统时， 我们经常引进一些2的幂次方的缩写， 概括如图1-1所示。,图1-1 二进制数的表示,编码：把现实情形表达成数字系统可以识别的 “0”、 “1” 代码 m种情形， 需要的二进制位为n， 则n为满足关系2nm 的最小正整数。 数字系统处理完后， 信息是以“0”、 “1”代码的形式输出的。 要把处理结果返回给现实世界。 解码：就必须要将这些信息重新翻译成为人们可以理解的现实语言。,eg： 当要用二进制字来表示红绿灯的通

6、断状态时， 可以采用两位二进制数D=D0D1来表示， 定义D0位表示红绿灯， D1位表示通断状态， 则编码如下： 00红灯亮 01红灯熄 10绿灯亮 11绿灯熄,图 1-2 编码和解码的过程,需要注意的是， 编码和解码两个过程虽不是同步的， 但并不是相互独立的。 编码时， 要表达的信息和二进制位间的对应关系是随意的， 但解码时， 必须注意要与编码时的规则相对应起来， 才可以“翻译”出正确的现实信息。 如上例中， 编码时定义的D0 位表示红绿灯的选择， D1位表示灯的通断状态， 解码时就必须按照此规则翻译， 否则， 经过处理后返回的信息将是不准确的。,1.1.3 单元与层次 层次设计方法：采用最

7、基本的简单数字单元来构成较复杂的单元。,图 1-3 层次设计的级别,图 1-4 单元的概念,单元的概念 三个二进制输入变量A、 B、 C， 根据我们的设计要求， 构造相应的函数关系后， 产生的输出函数为f(A, B, C)。 单元的输入和输出点称为端口， 单元通过端口同其他单元相连。,在逻辑图中， 单元间的互连用表示信号流向路径的连线来表示， 该连线也称潍传输线或简称为互连。 单元与单元间的通信方式： 串行传输 并行传输,图 1-5 连接两个单元的串行数据流路径,串行传输方式如图1-5所示， 单元A的输出信号X， 通过传输线传到单元B的输入端， 各位在时间上是以顺序的方式传输的。,图 1-6

8、并行数据流连接,并行传输方式是将一个字中所有各个数据位同时传输， 并行信号流路径只是简单地由几条分开的串行路径组成的， 每条串行线用于传输一个bit, 如图1-6所示为4 bit的并行传输链。 信号流还可扩展到任意位数。,图 1-7 多个单元连结在一起形成系统,图 1-8 设计层次中的不同级别,如图1 - 8 所示， 在最高(系统级)层次中， 逻辑框内部的结构是无关紧要的， 只有整体功能是我们关心的对象。 若将范围向下展开一层， 就可以得到关于系统内部组成的更多信息。 在单元层次中， 图中表示的是可以完成更为基本操作的、 组成系统功能的更小模块。在再下一层次中，大的单元可以被分解成更为基本的单

9、元， 从而使更多的细节变得透明。 在器件级层次中， 设计者的兴趣直接关注于用于构成基本单元的“构成模块”。 图1-8表示了层次方法是如何工作的： 有时只关心复杂单元的总体功能， 而在另一些时候，又可能需要理解构成基本单元的每个基本元素。不同层次关注的方面不同， 并且层次的运算是从底层嵌套到顶 层的。,图 1-9 常用门的表示,1.1.4 基本数字单元 任何复杂的数字系统从原理上而言， 最终都可以分解成基本的逻辑门和存储器元件。 1. 逻辑门,2. 触发器 具有存储记忆一位二值信号功能的基本单元电路 根据触发器电路结构和功能的不同， 可以分为RS触发器、 JK触发器、 D触发器、 T触发器和T触

10、发器等。 可以用真值表（特性表）、 特性方程、 状态转换图和时序图来表示各触发器的逻辑功能。 不同的电路结构决定触发器有不同的动作特点, 可以采用特性表来描述不同类型触发器的动作特性。,1） RS触发器 约束条件：RS=0 RS触发器 基本的RS触发器 钟控RS触发器（同步触发器） 钟控RS触发器具有基本RS触发器的功能， 只是当时钟 CLK=1时它的输出受输入信号R和S 的控制， 而在CLK=0 时处于自行保持 状态。,图 1-10 钟控RS触发器 (a) 符号； (b) 动作特点,图 1-11 JK触发器 (a) 符号； (b) 动作特点,2) JK触发器 JK触发器是一种功能全面， 没有

11、任何约束条件的触发器。,3) D触发器 CLK=1： 输出Q仅仅是输入D延迟一个时钟周期后的值， 即 Q（t+T）=D（t）。 D触发器只有置0和置1的功能， CLK=0：实现保持功能,图 1-12 钟控D触发器 (a) 符号； (b) 动作特点,4) T触发器 T=1，输出就翻转； T=0， 输出保持Q（t+T）=Q(t)。,图 1-13 T触发器 (a) 符号； (b) 动作特点,5） T触发器 T触发器没有输入端， 只具有翻转功能， 即来一个CLK脉冲， 触发器就翻转一次， Q（t+T）= Q(t) 。,以上各种触发器虽然在电路结构和功能上都不尽相同， 但它们都具有以下基本特点： (1)

12、 具有两个能够自行保持的稳定状态， 用来表示二进制的1和0， 或逻辑状态的1 和0; (2) 根据不同的输入信号可以置成1或0状态, 即在外加输入信号的触发下， 触发器可以改变原来的状态； (3) 在输入信号消失后， 能将获得的新状态保持下来， 具有记忆功能。,3. 锁存器 锁存器是能够跟随数据变化并传送这些变化到一根输出线的逻辑元件。 使用简单的逻辑门可以构成SR锁存器、 D锁存器等几类。,1） SR锁存器 当置位端S有效时， 输出值被强制为Q=1； 当复位端R有效时， 输出值被强制为Q0； 置位端S和复位端R都无效时， 处于保持状态； 其他状态是禁止使用的。,图 1-14 SR锁存器,2）

13、 D锁存器 D锁存器只有一个作为输入数据位码的输入端D， 它具有锁定D的值并追踪其任何变化的能力。 当D=0， 强制输出Q=0， 并保持； D=1， 强制输出为Q=1， 进入另一个稳态。,图 1-16 D锁存器 (a) 符号； (b) 逻辑图解； (c) 特性表,图 1-17 时钟SR锁存器 (a) 符号； (b) 逻辑图解,3） 时钟同步的SR锁存器和D锁存器 时钟SR锁存器是将SR锁存器的输入信号R、 S和时钟信号相与后再作为输入信号的， 其输入信号为： R=RCLK S=SCLK,同样， 时钟D锁存器也是这样构成的， 其有效输入为D与CLK信号的相与： D=DCLK 以上锁存器都具有如下

14、主要特性： (1) 输出Q(t)跟随上一时刻的输入变化； (2) 使用双稳态电路实现存储， 从而可以保持Q的状态。,图 1-19 存储器 (a) 存储单元； (b) 8位存储阵列,4. 存储器,RAM ROM PROM,1.1.5 组合逻辑电路与时序逻辑电路 1. 组合逻辑电路 电路的输出只与当时的输入信号有关， 而与电路过去的状态无关。 由无记忆元件组成， 而不会含有存储器、 触发器等记忆元件。 eg：编码器、 译码器、 数据选择器、 加法器和相等比较器等。,图 1-20 2/4译码器 (a) 符号； (b) 功能表,1） 译码器 译码器是将二进制代码转化成特定信息的部件。 X/Y译码器有X

15、个选择位和Y=2X个输出。,图 1-21 相等比较器 (a) 符号； (b) 内部逻辑电路,2) 相等比较器 检测输入的两个二进制数是否逐位相同 相等则输出f1, 否则f0。,图 1-22 4选1多路开关 (a) 4选1开关操作； (b) 功能表,3) 多路复用器（多路选择器） 多输入，一输出。 输出通过控制字S1S0来实现,图 1-23 14 DEMUX (a) 14 DEMUX的操作； (b) 功能表,4) 多路输出选择器 一输入， 多输出。 S1S0确定把输入变量X送到哪个输出上。,图 1-24 多路传输系统,5） 多路传输系统,6) 算术运算电路 最基本的算术运算电路有半加器和全加器两

16、种。,2. 时序逻辑电路 电路的输出信号不仅与当时的输入信号有关， 还取决于电路前面时刻的状态，也即与电路原来的状态有关。 根据时序电路中各级触发器时钟端连接方式的不同， 时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。 同步时序电路中， 全部时钟并联在一起， 统一受系统时钟的控制， 各个触发器是同步动作的; 异步时序电路中各级触发器的连接不是完全相同的， 状态变化也不是同步的。 最常用的时序逻辑电路有寄存器、 计数器等。,图 1-27 寄存器 (a) 单个单元； (b) 8位寄存器,1） 寄存器 (1) 基本的8位寄存器。 寄存器是可以用来存储多个字的存储单元模块， 能够接收、 存放和发

17、送数码。 寄存器可以由各种类型的触发器等基本单元来构成， 根据时钟信号， 寄存器载入输入信号， 并暂存于各个基本单元中， 然后发送信号。,图 1-28 移位寄存器 (a) 基本单元； (b) 串行载入移位寄存器,(2) 移位寄存器 移位寄存器不仅可以用来存储信息， 还具有移位功能,组合逻辑 时序逻辑电路 存储元件 反馈网络,时序逻辑电路的结构框图,图 1-33 嵌入系统的基本构成,1.2 数字逻辑系统基本构成原理,1.2.1 典型的系统构成 基于计算机平台的软件系统 数字系统 基于计算机内核的软硬件协同嵌入系统（SOC） 以状态机为核心的硬件系统,数字逻辑系统需要完成的任务可归纳 如下： (1

18、) 将现实世界的信息转化为电子系统可以理解的“0”、 “1”代码， 并存储在系统中； (2) 采用一定的设计工具和处理算法， 用数字“0”和“1”完成要求的计算和操作； (3) 将处理后的结果(以“0”、 “1”代码表示)转化为我们可以理解的语言或表达方式， 返还给现实世界。 为完成上述任务， 达到系统预定的功能要求， 传统的数字逻辑系统可以采用状态转换图、 状态转换表、 状态方程组、 时序图、 真值表、 卡诺图等描述工具建立系统的动态模型。 但对复杂的数字系统很难进行整体的描述。 系统算法模型 将系统要实现的功能看成是应实现的某种运算， 当运算复杂时把它分解为一系列的子运算， 如还无法实现就

19、继续分解， 直到分解为一系列的可实现的简单运算为止。 实现功能 运算 子运算 简单运算 （分解） （再分解）,图1-34 数据处理单元和控制单元,系统算法模型特点： (1) 含有若干子运算， 这些子运算可以完成对要处理的数据或信息的传输、 存储等； (2) 具有相应的控制序列， 控制子运算按一定的规律有序的进行。,实现所有的子运算,对各子运算控制,1.2.2 系统设计方法与技术指标 如何对其进行系统的构成， 以最优化的性能（如速度、 功耗、 还原性等指标）， 最低廉的成本（如芯片面积、 集成密度等）来实现该系统的技术。 软 根据用户需要权衡选择采用哪一种系统方案 软硬 硬 逻辑设计 构造一数字

20、网络（实现特定任务） 实现一个特定的函数 步骤： (1) 确定问题； (2) 分解问题； (3) 构造设计； (4) 电路仿真。,图 1-35 组合逻辑电路的设计过程,1. 组合逻辑设计方法与性能特征 1) 组合逻辑设计方法 组合逻辑设计就是在给定逻辑功能和要求的前提下， 通过某种设计方式， 得到满足功能要求的最简逻辑电路。,图 1-36 逻辑功能表表示举例 (a) 逻辑模块符号； (b) 功能表,(1) 功能表 （真值表）,(2) 布尔表达式 (3) 标准逻辑表达式 乘积之和形式SOP 每个变量必须以通常形式或以补码形式出现 和之乘积形式POS,图 1-37 反相器 (a) 符号； (b)

21、理想的波形,2) 设计性能特征 (1) 逻辑延迟时间 图1-37(a)所示的反相器: 该反相器的输入为A， 输出为A。 假设在时间t=0 时输入 的值从A=0 变化到A=1 ， 理想的情形下， 在相同的时刻输出将从A= 1 变化到A=0， 如图1-37(b)所示。 由于物理参数(比如电子开关网络中的电压)， 是不能瞬时改变的。 所以， 在实验室中测出的波形与图中所描绘的波形将有很大的差别， 输出响应将会延迟， 因为信号改变需要一段有限的时间。,(2) 扇入和扇出 所谓扇入， 是指数字逻辑门的输入端的数目。 逻辑门的切换时间取决于输出驱动的逻辑门的数目， 即逻辑门的扇出， 增加扇出会降低经过门的

22、逻辑流速度。 对于扇出N， 其延迟约为 tpN=tp0+NtpL tp0称为“无负载”条件（ 内部延迟）， 表示扇出为0 的情形。 tpL 是驱动负载的附加延迟时间。 虽然有时采用大扇出网络将使逻辑设计更为容易， 但物理层次级别的延迟通常限制了设计只能用相对较小的扇出值。,图 1-38 传输延迟的计算 (a) 没有负载(扇出=0)的情形； (b) 扇出=1的情形,(3) 逻辑级联 下图是一个线性的反相器级联链。 每个门相对应的延迟时间为tdn。 级联链的总延迟可通过将各反相器的延迟相加进行估计， 即 A B 总延迟： td=td1+td2+td3+td4,td=4tpo+3tpl+tL,t1=

23、tpo+3tpl t2=tpo+tpl t3=tpo+2tpl t4=tpo+tL td=4tpo+6tpl+tL,图 1-40 时序逻辑电路的结构图,2. 时序逻辑设计方法 时钟电路是时序逻辑设计的核心。,设计方法： (1) 从给定的逻辑图中写出电路的输出方程和触发器的驱动方程， 将 触发器的驱动方程带入特性方程得到状态方程； (2) 经过一系列计算得到状态转换表； (3) 用时序图或状态转换图表示状态的变化规律； (4)根据状态转化图或时序图说明电路的逻辑功能。,1.3 现代数字系统设计的基本要素,1.3.1 数字逻辑系统设计的基本方法和基本流程 1. 设计模式,图 1-42 自顶向下与自

24、底向上的比较,自底向上：从传统的手工设计发展而来的。 从选择具体的元器件开始 的。 CAD软件也是这种。 优点：符合硬件设计工程师的传统习惯 缺点：在进行底层设计时， 缺乏对整个系统总体性能的把握 自顶向下： EDA技术最常用的模式。 设计者首先从整体上规划整个系统的功能和性能， 然后对系统进行划分， 分解为规模较小、 功能较为简单的局部模块， 并确立它们之间的相互关系， 这种划分过程可以不断地进行下去， 直到划分得到的单元可以映射到物理实现。 优点：随时调整，保证设计结果正确性，缩短设计周期,2. 基本设计流程 行为描述：形容模块的功能和行为； 数据流描述：RTL（寄存器传输级）方式描述，

25、形容数据流如何在寄存器间传输； 逻辑综合： 将RTL方式描述的程序转化为基本逻辑元件表示的文件， 得到系统的逻辑电路原理图。 再对综合结果在门电路级上进行仿真， 如仿真结果正常， 则硬件设计结束。,1.3.2 设计的基本工具 1. 设计输入与编辑工具 传统：电路原理图。 现在：混合输入方式或行为描述方式， 设计者往往不需要直接或完整地考虑系统的结构构成， 而侧重于系统的体系和功能的HDL行为描述。这样的设计输入到电路构成之间的映射、 转换和优化， 则可由编译、 综合的过程来完成。 2. 设计综合工具 EDA设计的核心。 给定电路应实现的功能描述和实现此电路的约束条件（如速度、 面积、 功耗、

26、电路类型等）， 获得一个满足条件要求的设计方案或电路结构。,3. 设计实现工具 将功能定义和逻辑划分转换为电路的物理实现。 不管是采用工艺集成ASIC(专用集成电路)作为目标实现的物理载体， 还是采用现场集成FPGA作为目标实现的物理载体， 在实现布局布线工具操作前， 都会要求设计者指定目标载体及其约束条件。 4. 仿真验证工具 验证：如何证明设计中没有错误，采用什么样的验证手段和验证策略。 仿真是设计验证的主要形式。,5.数据下载与编程工具 1) 对于SRAM FPGA的在系统可重配置技术（ISR） 两种方式： 其一是通过连接电脑的电缆下载。 SRAM具有掉电后数据易失的特性。,其二是利用S

27、RAM FPGA周边配置的PROM中的网表数据。 在FPGA加电时， 会自动启动数据下载程序， 将PROM中的芯片功能定义数据流自动载入FPGA， 实现FPGA的数据配置。,2) 对Flash Memory FPGA或E2PROM PLD的在系统可编程（ISP）,3) 对反熔丝FPGA的专用编程器数据烧录 反熔丝FPGA的编程原理， 是根据芯片功能定义网表文件的要求， 通过公司专门配用的数据烧录器， 实现在数据下载的过程中， 由烧录器给定的程序指引， 将相应的需要编程的熔丝进行融通， 实现应有的逻辑定义。,1.3.3 目标芯片 数字系统设计的目标是集成电路的系统实现。 主要的实现途径可以分成：

28、 工艺集成技术; 现场集成技术。 所谓工艺集成技术， 是指通过VLSI工艺去实现的集成电路的制作过程， 其目标芯片是ASIC（专用集成电路）。 工艺技术：有双极电路工艺、 CMOS电路工艺和双极/CMOS工艺。 电路构成：全定制IC ：各方面进行全优化的用户系统设计； 半定制IC ：在支付一定代价的条件下， 获取另一些特征指标。 所谓现场集成技术， 是指通过以FPGA（现场可编程门阵列）为代表的可编程逻辑器件去现场实现数字系统的设计。 （不需要介入芯片的布局布线和工艺，可随时改变逻辑功能）。 基于SRAM编程的FPGA 主要有三类 基于E2PROM或Flash开关编程的CPLD 基于反熔丝编程

29、的FPGA。,1.3.4 硬件描述语言HDL VHDL(VHSIC Hardware Description Language) 标准的硬件描述语言，支持系统级、 电路板级、 芯片级、 门级不同层次。 VHDL的优点 ： 1） 功能强大， 灵活性强； 可用简明代码进行复杂设计。 2） 不依赖于器件设计； 不需选择一个用来实现设计的器件。 3） 可移植性； 允许设计者对设计描述进行模拟， 节约时间。 同一个VHDL设计描述可以在不同的设计项目中采用。 4） 性能评估能力； 5） 上市时间快， 成本低。 不足 ： （1） 电路采用高级的简明结构VHDL描述， 意味着放弃了对电路门级实现定义的控制；

30、 （2） 由综合工具生成的逻辑实现效果有时不优化； （3） 采用工具的不同导致综合质量不一样。,设计步骤 ： (1) 设计要求的定义； (2) 用VHDL进行设计描述（系统描述与代码设计）； (3) 原代码模拟； (4) 设计综合、 设计优化和设计的布局布线； (5) 布局、 布线后的设计模块模拟； (6) 设计实现的工作（如芯片的物理版图设计、 可编程门阵列器件的编程等）。,图 1-47 设计实体的组成,模型结构： 在VHDL中， 基本单元是设计实体。,可是系统，也可是一个芯片、 逻辑器件， 或一个最简单的门电路。,描述电路的外部特征（接口说明）,描述电路的内部逻辑,1.4 现场可编程逻辑器

31、件技术的演进,1.4.1 可编程逻辑器件结构的演进 1 集成电路发展经历：SSI、 MSI、 LSI、 VLSI、 ULSI PLD器件的发展过程：,图 1-49 SPLD的基本原理,2 SPLD的构成原理与表示方法 结构简单， 功能有限。 实现原理：任何组合函数都可以表示为积之和、 和之积的表达式。 内部是由输入与门阵列和输出或门阵列组成的。,图1 -50 PLD采用的逻辑符号 (a) PLD输入缓冲器； (b) 与门； (c) 与门在PLD中的表示方法； (d) 或门； (e) 或门在PLD中的表示方法； (f) 四个乘积项的或门,图 1-51 ROM的基本结构,3. 存储器 把地址作为输

32、入， 每个存储单元的值作为输出， 不同的输入地址对应不同的输出数据。,图 1-52 43 ROM (a) 编程前； (b) 编程后； (c) 作为存储器,图 1-53 典型的PLA阵列,4 PLA 输入与阵列和输出或阵列均可编程,图1 54 PAL器件基本结构原理,5 PAL器件（可编程阵列逻辑） 与阵列可编程， 或阵列固定不变。,6. GAL器件（通用阵列逻辑器件） 基本结构上沿袭了PAL的与/或结构， 但编程结构采用了EPROM和E2PROM开关， 可实现多次重复编程。 与PAL相比， GAL的输出部分配置了输出逻辑宏单元， 不仅可以使输出信号反馈回输入端， 还可以对输出端进行一定的逻辑定

33、义和编程， 使其比PAL芯片更为灵活。,图 1 - 55 GAL器件阵列原理,图 1 - 56所示为典型GAL器件的输出逻辑宏单元（OLMC）的结构， 它包括： (1) 一个或门。 或门的每个输入对应一个乘积项， 或门的输出为各乘积项之和。 (2) 一个异或门。 异或门用来控制输出极性， 当XOR(n)1时， 异或门起反相作用；当 XOR（n）0 时， 异或门起同相作用。 (3) 一个D触发器。 D触发器作为状态寄存器用， 以使GAL器件可用于时序逻辑电路。 (4) 四个数据多路选择器（MUX）。,乘积项数据多路选择器（PTMUX）是2选1数据多路选择器， 用以选择与阵列输出的第1个乘积项或者

34、低电平。 三态数据选择器（TSMUX）是4选1数据选择器， 用以选择输出三态缓冲器的控制信号。 可供选择的信号有： 芯片统一的OE信号、 与阵列输出的第1乘积项、 固定低电平和固定高电平。 反馈数据多路选择器（FMUX）是4选1数据多路选择器， 用以决定送到与阵列的反馈信号的来源。 可供选择的来源有： 触发器的反相输出、 本单元输出、 相邻单元输出和固定低电平。 输出数据选择器（OMUX）是2选1数据多路选择器， 从触发器输出或者不经触发器， 直接从异或门输出这2个信号中选择一个作为本单元的输出。 低密度PLD器件的共同特点：可实现速度特性较好的逻辑功能，但其结构较简单，使他们只能实现规模较小

35、的电路。,如果将EPLD/CPLD也归入现场可编程门阵列器件计算， 则现场可编程阵列器件按其编程方式， 基本分为3种： 基于SRAM编程的FPGA， 基于E2PROM、 Flash编程的FPGA（CPLD， 复杂的可编程逻辑器件）， 基于反熔丝编程的FPGA。,图1 - 58 FPGA结构原理,7 FPGA器件 Xilinx公司的FPGA采用SRAM编程， 主要由可配置逻辑块(CLB)、 可编程输入输出模块(IOB)和可编程连线(PI)组成。,图 1 - 57 CPLD的逻辑结构,8. CPLD器件,图 1-59 典型的反熔丝FPGA结构原理,9.反熔丝FPGA,FPGA 器件 CPLD 器件 1.结构上：内部逻辑单元上存在差异； 2.集成度：FPGA单元逻辑资源小，布线相对丰富，灵活性较大； CPLD但愿逻辑资源大，布线相对集中，灵活性较小； 3.应用范围：FPGA器件逻辑能力较弱，适用于数据密集型系统； CPLD器件逻辑能力强，适用于控制密集型系统； 4.使用方法：FPGA：SRAM工艺，掉电丢失信息，配外部专用存储器； CPLD：E2PROM工艺，掉电不丢失信息,主要区别：,