上海工程技术大学微机原理与接口技术yp-第2章-8086系统结构

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1、第2章 8086系统结构,字长: 指CPU能同时处理的数据位数，也称数据宽度。 主频：即CPU的时钟频率。主频越高CPU的运算速度越快。8086是510MHz，80386/486是40100MHz，Pentium 最高达3.06GMHz(变化的)。,基本概念,主 要 内 容,8086CPU的内部结构 8086CPU的管脚和功能 8086存储器结构与输入/输出结构 8086的最大/最小模式系统 8086CPU的内部时序,一、8086的内部结构,8086是Intel 系列的16位微处理器，时钟频率为5MHz（10 MHz和8 MHz），有16条数据线和20条地址线。由于地址总线的位数决定了CPU可

2、直接寻址的内存单元的范围，因此，内存容量为220个单元，即1MB。,1. 关于8086,210B=1024B=1KB 220B=210 x210=1024Bx1024B=1KBx1KB=1MB 230B=1GB,N地址 寻址2NB,2. 内部编程结构,内部结构与真正的物理结构有别，它是从程序员和使用者的角度“看到”的CPU的内部结构。或者说，我们讨论8086的内部结构是从指令的执行这一全过程来考虑的。,8086从功能上分为两部分： 总线接口部件BIU 执行部件EU,EU 控制电路,暂存寄存器,总线 控制 电路,标志寄存器,20位AB,16位DB,16位 DB,8位,地址加法器,通用寄存器,AL

3、U,指令队列缓冲器,8086 总线,执行部件（EU）,总线接口部件（BIU）,8086CPU的内部结构框图,指针和变址 寄存器,AX,BX,CX,DX,16位 DB,数据 寄存器,地址加法器 专用寄存器组 指令队列 总线控制电路 其主要功能是与外部存储器或IO端口读取操作。,3. BIU的组成,3. BIU的组成,6字节指令队列缓冲器 一般情况下，CPU执行完一条指令就可以立即执行下一条指令，称为流水线技术。 20位地址加法器 完成从段基地址（存放在CS、DS、ES、SS）与16位段内偏移地址（由指令指定）产生20位的物理地址。 4个段地址寄存器（16bit）指令指针控制器- IP(16bit

4、) 用于存放BIU将要取的下一条指令的段内偏移地址。 总线控制电路 用于产生系统总线操作时的相关控制信号。,4. BIU的功能,BIU具体任务为： 负责从存储器的指定单元取出指令，送至指令队列缓冲器中排队（或直接给EU去执行）； 负责配合EU从存储器的指定单元或外设端口中取出指令规定的操作数传送给EU; 负责把EU的操作结果传送到指定的存储器或外设端口中。 总之，BIU的功能是负责完成CPU与存储器或I/O端口之间的数据传输。,通用寄存器组 算术逻辑运算单元(ALU) EU控制器 标志寄存器FR 其主要功能是执行指令。,5. EU的组成,5. EU的组成,4个通用数据寄存器（16或8bit）

5、累加器：AX（16bit），AL （8bit） 4个指令和变址寄存器（BP、SP、SI、DI，16bit） ALU （16bit 运算器） 用于8位或16位算术和逻辑运算，完成大部分指令的执行。 EU控制电路 从BIU的指令队列中取出指令操作码，通过译码电路分析，发出相应的控制命令，控制ALU数据的流向。 标志寄存器 6个状态标志反映指令运行后的状态；3个控制标志可由编程人员通过专门指令设置。,OF,DF,IF,TF,SF,CF,PF,ZF,AF,15 14 13 12 11 10 9 8 7 6 5 4 3 D2 D 1 D0,6个状态标志： CF-使最高位产生进/借位时，为1 PF-运行结

6、果的低8位中含1的个数为偶数时，为1 AF-低4位（D3）向高4位（D4）位有进/借位时，为1 ZF-当前的运算结果为0时，为1 SF-与运算结果的最高位相同，表运算结果的正负 OF-运算过程中产生溢出时，为1 字节运算结果超出范围：-128 +127 字运算结果超出范围：- 32768 +32767,产生溢出： 当判断出次高位往最高位有进位，而最高位又没有往前进时，产生溢出。,当判断出次高位往最高位无进位，而最高位往前却有进时，产生溢出。,仅对带符号数有效,0 1 0 1 0 1 0 0 0 0 1 1 1 0 0 1 0 1 0 0 0 1 0 1 0 1 1 0 1 0 1 0,1,1,

7、0,0,0,1,1,1,1,1,1,0,0,0,0,0,CF = 0 PF = 1 AF = 1 ZF = 0 SF = 1 OF = 1,+,例（书例22）：,例21： 0010 0011 0100 0101 + 0011 0010 0001 1001 0101 0101 0101 1110,CF = 0 PF = 0 AF = 0 ZF = 0 SF = 0 OF = 0,3个控制标志：,DF - 串操作过程中地址自动递减，为1 IF - 允许CPU响应外部可屏蔽中断，为1 TF - CPU处于单步工作方式，为1,每一控制标志针对某一特定的功能，控制标志一旦设置后，便对后面的操作产生控制作

8、用。,从指令队列中取出指令； 对指令进行译码，发出相应的传送数据或运算的控制信号； 接收由BIU传送来的数据或把数据传送到BIU； 进行算术或逻辑运算。,6. EU的作用,总之，EU的功能就是负责指令的执行。,7. BIU和EU的动作管理,每当指令队列中由2个空字节时，BIU自动把指令取到指令队列中；,当指令队列已满，且EU对BIU没有总线访问请求时，BIU进入空闲状态；,当在EU执行指令的过程中必须访问存储器或输入输出设备时，则EU会请求BIU进入总线周期，以完成所需的访问内存或输入/输出端口的操作。,当执行转移、调用、返回指令时，指令队列中的原有内容会被自动清除，BIU会接着往指令队列中装

9、入另一程序段中的指令。,EU,BIU,指令队列,6字节指令队列缓冲器,8086CPU与一般CPU区别,一般CPU工作方式 8086CPU工作方式,取指,执指,取指,执指,取指,执指,取指,执指,取指,执指,取指,执指,取指,思考：8086CPU的寄存器结构,？,通用寄存器 段寄存器 标志寄存器FR 指令指针寄存器IP,8086CPU的寄存器结构,段寄存器（4个, 16位） CS(Code Segment)-代码段寄存器 DS(Data Segment)-数据段寄存器 ES(Extra Segment)-附加段寄存器 SS(Stack Segment)-堆栈段寄存器 指令指针寄存器(16位) I

10、P(Instruction Pointer) 20位的地址加法器,重点掌握的内容,通用寄存器,指针和变址 寄存器,AX,BX,CX,DX,数据 寄存器,1、 通用寄存器 指令执行部件（EU）设有8个通用寄器 AX BX CX DX SP BP SI DI,BH BL,CH CL,DH DL,AH AL,AX BX CX DX SI DI BP SP,通用寄存器 AX（Accumulator Register） 累加器一般用来存放参加运算的数据和结果，在乘、除法运算、I/O操作、BCD数运算中有不可替代的作用。 BX（Base Register） 基址寄存器除可作数据寄存器外，还可放内存的逻辑偏

11、移地址，而AX，CX，DX则不能。,CX（Counter） 将它称作计数寄存器，是因为它既可作数据寄存器，又可在串指令和移位指令中作计数用。 DX（Data Register） DX除可作通用数据寄存器外，还在乘、除法运算、带符号数的扩展指令中有特殊用途。,SI（Source Index） 源变址寄存器多用于存放内存的逻辑偏移地址，隐含的逻辑段地址在DS寄存器中，也可放数据。 DI（Destination Index） 目标变址寄存器多用于存放内存的逻辑偏移地址，隐含的逻辑段地址在DS寄存器中也可放数据。,BP（Base Pointer） 基址指针用于存放内存的逻辑偏移地址，隐含的逻辑段地址在

12、SS寄存器中。 SP（Stack Pointer ） 堆栈指针用于存放栈顶的逻辑偏移地址，隐含的逻辑段地址在SS寄存器中。,寄存器的特殊用途和隐含性质 在指令中没有明显的标出，而这些寄存器参加操作，称之为“隐含寻址”。 在某类指令中，某些通用寄存器有指定的特殊用法，编程时需遵循这些规定，将某些特殊数据放在特定的寄存器中，这样才能正确的执行这些指令。 能有效地缩短指令代码的长度。,2、段寄存器 总线接口部件BIU设有4个16位段寄存器 CS（Code Segment），代码段寄存器中存放程序代码段起始地址的高16位。 DS（Data Segment），数据段寄存器中存放数据段起始地址的高16位。

13、 SS（Stack Segment），堆栈段寄存器中存放堆栈段起始地址的高16位。 ES（Extended Segment），扩展段寄存器中存放扩展数据段起始地址的高16位。,CPU内部14个16位寄存器,小结,二、8086CPU的管脚及功能,1. 8086CPU工作模式的概念,2. 学习8086CPU管脚时应注意的问题,3. 8086CPU管脚功能简要说明,最小模式 系统中只有8086一个微处理器,系统中所有的总线控制信号都直接由8086产生，因此系统中的总线控制逻辑电路被减到最小。 (MN/MX=1),最大模式 系统中总是包含两个或多个微处理器，其中一个主处理器就是8086，其它处理器为协

14、处理器（如，用于数值运算的8087，用于输入/输出大量数据的8089） (MN/MX=0) 。,1. 8086CPU工作模式的概念,管脚名称及其功能-用英文单词/缩写表示，名称基本反映该信号的作用及含义。 信号流向-输入、输出、双向。 有效电平-管脚起作用时的逻辑电平（正、负逻辑）。 三态能力-是指管脚除了能正常输出或输入高、低电平外，还能输出高阻状态。当输出高阻状态时，表示芯片实际上已经放弃了对该管脚的控制，使之“悬空”，所连接的设备可以接管对它的控制。 管脚分时复用-称总线为多路总线/复用总线。,2. 学习8086CPU管脚时应注意的问题,40 39 38 37 36 35 34 33 3

15、2 31 30 29 28 27 26 25 24 23 22 21,8086,CPU,GND,AD14,AD13,AD12,AD11,AD10,AD9,AD8,AD7,AD6,AD5,AD4,AD3,AD2,AD1,AD0,NMI,INTR,CLK,GND,RESET,READY,TEST,INTA (QS1),ALE (QS0),DEN (S0 ),DT/ R (S1 ),M/ IO (S2),WR (LOCK),HLDA (RQ/GT1),HOLD (RQ/GT0),RD,MN/ MX,BHE/ S7,A19/ S6,A18/ S5,A17/ S4,A16/ S3,VCC(+5V),AD

16、15,8086的管脚图,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20, Vcc、GND-电源和地-单一的+5v电源(40管脚Vcc)；地线（1和20管脚GND）应接地。,3. 8086CPU管脚功能简要说明, AD15AD0-地址(T1)/ 数据复用- 双向、三态 在CPU响应中断以及系统总线“保持响应”时，被浮置为高阻状态。, A19/S6A16/S3 -地址(T1)/状态(T2、T3、Tw、T4)复用-输出、三态。 S6指示8086当前是否与总线相连。 S6 =0表示当前与总线相连。 S5表明中断允许标志当前的设置。 S5 =0表示C

17、PU关闭中断； S5 =1表示中断是开放的，允许一切可屏蔽中断的中断请求。,S4、S3合起来指出当前正在使用的段寄存器，具体规定为：, BHE (T1 ) / S7 (T2、T3、Tw、T4) -高八位数据总线允许/状态复用 - 输出。 S7用来输出状态信息，在当前8086芯片设计中未被定义，暂作备用。 BHE为低电平时表示高八位数据线上的数据有效。,读写和响应中断时的区分？,BHE和A0编码的含义,BHE和A0合起来表示当前总线的使用：, RD (T2、T3、Tw) -读信号-三态输出，低电平有效。 指出要发命令，将要执行一个对内存或端口的读操作。 WR-写信号-三态输出，低电平有效。 指出

18、要发命令，将要执行一个对内存或端口的写操作。, READY-准备好信号-输入，高电平有效。若CPU在T3状态检测到它为低电平，则在T3状态之后插入等待状态Tw ；当READY=1, 则进入T4状态，结束数据传输过程，从而结束该总线周期。,INTR-可屏蔽中断请求-输入、电平触发，高电平有效。 CPU在执行每条指令的最后一个时钟周期T4对INTR管脚进行采样。 若IF=1、INTR=1, 则CPU就在结束当前指令后，执行相应中断服务程序, INTA-中断响应信号-输出、低电平有效。 表示CPU响应了外设发来的INTR信号。该信号实际上是位于两个连续总线周期中的两个负脉冲。 第一个负脉冲用于通知外

19、设的接口，它发出的中断请求已得到允许； 外设接口收到第二个负脉冲后，往数据总线上放中断类型码/号。,NMI-非屏蔽中断信号-输入、上升沿触发。一旦该信号有效，CPU在现行指令结束后，执行对应于中断类型号为2的非屏蔽中断处理程序， 不受IF影响，不能用软件屏蔽。, RESET-复位信号-输入，高电平有效，要求至少4个时钟周期的高电平。CPU接到该信号后，停止操作并将标志寄存器 、IP、DS、SS、ES清零及指令队列清空，将CS设为FFFFH；当RESET变为低电平时，CPU从FFFF0H开始执行程序。, ALE(T1 ) -地址锁存允许信号-输出、高电平有效。 在T1状态，该引腿输出有效电平，以

20、表示当前在在数据/地址复用总线上的输出的是地址信息，它用作地址锁存器8282的片选信号STB，对地址进行锁存。, DT/R-数据收发信号-三态输出。 用来控制8286芯片的数据传送方向。 DT/R为1时，进行数据发送，即进行写操作； DT/R为0时，进行数据接收，即进行读操作。, DEN -数据允许信号-三态输出、低电平有效。 表示CPU当前准备发送或接收一个数据，用作数据总线收发器8286的输出允许信号OE。 它在每个存储器和I/O访问周期及中断响应周期为有效电平。 它在DMA方式时，被浮置为高阻状态。, HOLD-总线保持请求信号-输入、高电平有效。 当系统中CPU之外的另一个主模块要求占

21、用总线时，通过它向CPU发出高电平请求信号。, HLDA-总线保持响应信号-输出、高电平有效。 它有效时，表示CPU对其它主模块的总线请求作出响应，与此同时，所有地址/数据总线和控制状态线呈现高阻状态，从而让出系统总线。, CLK-主时钟信号-输入。 它为CPU和总线控制逻辑电路提供定时手段。,三、8086存储器结构与输入/输出结构,存储器结构 存储器的组成 存储器的分段 存储器的逻辑地址与物理地址 堆栈段的使用 输入/输出结构,（1）存储器的组成,存储器结构,采用分体结构,2个512KB的存储体,偶地址存储体,奇地址存储体,512K8,512K8,两存储体采用字节交叉编址,存储体交叉编址方式

22、,奇数地址 D15D8,偶数地址 D7D0,512KB=29X210=219,地址：A19A1,表2.6,D7D0,奇地址存储器,SEL,A18A0,D7D0,偶地址存储器,SEL,A18A0,数据总线 D7 D0,数据总线 D15 D8,BHE,地 址 总 线,A19A1,A0,存储体与总线的连接,D7D0,SEL片选,BHE和A0组合及对应的控制,BHE和A0配合可以访问存储器的控制作用,在8086系统中的两个约定： 约定一 CPU用数据总线传输16位数据时，总是把数据传到以偶地址开头的两个相邻单元或两个相邻端口中；或者从这样两个单元或两个端口取数。 约定二 数据作为“字”在内存或端口存放

23、时，低位字节放在地址较低的单元或端口，高位字节放在地址相邻的较高的单元或端口。,也就是说，当CPU往内存或端口传输数据时， 低8位数据传输到较低的偶地址单元； 高8位数据传输到较高的奇地址单元。 由此可见，偶地址的端口和内存单元 总是和数据总线的低8位相联系；而奇地址的端口和内存单元 总是和数据总线的高8位相联系。,数 据Y,数 据X,偶10050H,数 据Y,偶,奇,数 据X,偶,奇,低地址,图2.5,8086CPU,X,Y,（a）从偶地址开始读一个字,奇10051H,高地址,（b）从奇地址开始读一个字节,8086CPU,8086CPU,X,数 据Y,（C）从偶地址开始读一个字节,数 据X,

24、Y,（d）从奇地址开始读一个字,8086CPU有20条地址线，每个存储单元对应的地址是20位的，可寻址1MB；而CPU内寄存器的位数是16位的，能寻址的内存空间只能是64KB。,为能对1MB的存储器进行寻址，8086系统采用地址分段的方法，即每个逻辑段最多可为64KB，段内仍然采用16位寻址。段基址存放在四个段寄存器中。,每个段不一定都是64K（可以小于它）。段与段之间可以是连续的，也可以是分开的或重叠的。,(2)存储器的分段,段首地址的最低4位总为0,段寄存器放相应的段首地址 高16位, 即段基址,段寄存器：CS、DS、 SS、ES,10000H,250A0H,7FFAOH,8CFA0H,例

25、,逻辑地址：由段基址和偏移地址两部分组成，都是无符号的16进制数，写作：-段基址:偏移地址，程序设计时采用逻辑地址。,段基址由段寄存器给出；偏移地址一般由IP、DI、SI、 BX 、BP、SP等16位寄存器给出。,(3)存储器的逻辑地址与物理地址,A000H:0800H逻辑地址表示法,如,物理地址：指CPU和存储器进行数据交换时实际使用的地址，即绝对地址（00000HFFFFFH）,一个存储单元对应一个20位地址。,当CPU寻址某个存储单元时，形成20位物理地址的计算方法，为： 物理地址段基址X16偏移地址,左移4位,段基址10H +偏移地址（EA）,段寄存器值,偏 移 量,物 理 地址,16

26、位,4位,16位,20位,+,存储器物理地址的计算方法示意图,地址加法器,物理地址,0,19,偏移地址,0,15,段基址,3 2 1 0,0,15,存储器物理地址的计算方法示意图,IP,CS,SI、DI 或 BX,DS 或 ES,SP 或 BP,SS,代码段,数 据 段,堆栈段,CS、DS、SS和其他寄存器组合 指向存储单元的示意图,(CS)=3000,(EA )=1070H,31070,3000H:1070H,(4) 堆栈段的使用,堆栈：是在存储器中开辟的一个区域，用来存放暂时保存的数据。,方式：“先进后出”；“后进先出”,12000H,SP 堆栈指针,11FFFH,11FFEH,10000

27、H,SS 堆栈寄存器,堆栈段 首地址,64KB,分布,地址增 加方向,输入/输出结构,I/O端口单独编址，其地址空间独立于存储器； I/O端口与存储器统一编址，与存储器共享一个地址空间；用对存储器的访问指令来实现对端口的读写。 优点是不需要专门的I/O指令，寻址手段丰富灵活。缺点是I/O端口占一部分地址空间，程序不易阅读。,在不同的微机系统中，I/O接口的编址有两种形式：,I/O组织,每个I/O接口芯片内都有一个或几个端口，一个端口往往对应着芯片内部的一个寄存器或一组寄存器。,微机系统为每一端口分配一个地址-端口号。,8086允许有65535个8位的I/O端口，两个相邻的8位端口可组成一个16

28、位端口。,思考题,cpu内存空间分配如何？,IN AL, 21H,返回,2. 最小工作模式系统,系统配置：是指要想构成一个工作在某一模式下的系统，除8086CPU外所需配置的其它一些芯片和这些芯片与CPU间的主要连接关系。,四、8086的最大/最小模式系统,1.系统配置,最小模式典型配置在硬件连接上的特点：,含三片地址锁存器8282/8283 含两片总线双向数据缓冲器（总线收发 器）8286/8287 含一片时钟发生器8284A MN/MX端接高电平（+5v）,8284A,RESET,READY,MN / MX,ALE,BHE,A1A16,AD15AD0,DEN,DT / R,M / IO,W

29、R,RD,HOLD,HLDA,INTR,INTA,8086,STB,8282 (三片）,地址锁存器,数据收发器,8286,OE,T,控制总线,数据总线,地址总线,CLK,+5V,READY,RESET,BHE,8086CPU最小模式下系统配置,x1,x2,RDY,RES,(两片）,（可选）,ALE,AD0,AD1,AD2,AD3,AD6,AD7,AD5,AD4,AD8,AD9,AD15,A16,A17,A18,A19,BHE,DI0,DI1,DI2,DI3,DI4,DI5,DI6,DI7,OE,DO0,DO1,DO2,DO3,DO4,DO5,DO6,DO7,数据,STB,DI0,DI1,DI7

30、,DO0,DO1,DO7,STB,OE,8282,STB,OE,8282,数据,8086,8282锁存器和8086的连接,8282,数据 总线,AD0,AD1,AD2,AD3,AD6,AD7,AD5,AD4,A0,A1,A2,A3,A6,A7,A5,A4,OE,B0,B1,B2,B3,B6,B7,B5,B4,T,8286,DEN,DT / R,A0,A1,A2,A3,A6,A5,A4,A7,8086,8286总线收发器和8086的连接,提供频率恒定的时钟信号 提供与CLK同步的READY和RESET信号,8284A的两个功能：,8284A的两个振荡源：,脉冲发生器 晶体振荡器,510,510,

31、X1,X2,EFI,F/C,8284A,READY,RESET,RDY,RES,CLK,CLK,RESET,READY,8086,8284A与8086的连接,控制总线,3. 最大模式系统,8288通过译码器输出五组控制信号,RESET,READY,MN / MX,BHE,A19A16,AD15AD0,INTR,8086,CLK,READY,RESET,8284A,CLK,OE,8282 锁存器 （3个）,STB,8286 收发器 （2个）,OE,T,RQ/GT1,RQ/GT0,S0,S1,S2,地址总线,8288,总线控制器,8259A,及有关电路,BHE,INTA,中断请求,控制总线,数据总

32、线,8086在最大模式下的典型配置图,DT/ R,DEN,ALE,1. QS1、QS0（Instruction Queue Status)指令队列状态信号输出,向外提供前一个状态时指令队列的状态，便于外部对8086/8088内部指令队列的动作跟踪,最大系统模式中，总线控制器8288就是利用这些状态信号来产生对存储器和I/O接口的控制信号，表2.8,2.S2、S1、S0(Bus cycle status)总线周期状态,3. LOCK总线封锁信号输出,由指令前缀LOCK产生，LOCK后指令执行完毕，自动撤销 8086/8088的INTA的两个中断响应脉冲之间，LOCK信号有效 LOCK信号有效期间

33、，其他总线部件不能占用总线 DMA期间，高阻态,4. RQ/GT1、RQ/GT0：总线请求信号输入/总线请求允许信号输出,可提供CPU以外的两个处理器使用 双向 RQ/GT0比RQ/GT1优先级高,5.总线控制器8288的输出信号,ALE、DEN、DT/R、INTA,五、 8086CPU的内部时序,1.8086 CPU总线周期的概念 2.最小模式下的8086CPU的读写总线保持总线周期,为使取指令和传送数据协调工作，8086的操作在时钟（CLK）的统一控制下进行，其操作是周期性的。 指令周期：执行一条指令所需的时间。一个指令周期由若干个总线周期组成。 总线周期：CPU通过总线与存储器或外设进行

34、一次数据传输所需的时间。 一个总线周期由若干个时钟周期组成。一个最基本的总线周期由4个时钟周期（T1T4）组成。,1.8086 CPU总线周期的概念,T1,T2,TI,TI,T4,T3,T2,T1,T4,TW,T1,T2,T3,T3,T1,TI,T4,TW,TW,TW状态用来等待内存或I/O接口的响应,在两个总线周期之间 执行空闲周期,典型的8086总线周期序列,基本总 线周期,T1-CPU往复用总线上发出地址信息，以指出要寻 址的存储单元地址或外设端口的地址。 T2- CPU从总线上撤消地址，使复用总线的低16位浮置成高阻状态，为传数据做准备；总线的高4位用来输出本总线周期的状态信息。 T3

35、-复用总线的高4位继续提供状态信息，低16位上出现由CPU写出的数据或者CPU从存储器或I/O端口读入的数据。 T4-总线周期结束。,空闲周期TI - 在一个总线周期之后，不立即执行下一总线周期时执行。,总之，CPU执行总线周期有两种情况： CPU在与内存或I/O接口间传输数据时； CPU填充指令队列时。,等待周期Tw- 当存储器或I/O设备的速度慢于CPU速度时，在T3状态之后插入1或几个Tw状态。,2 最小模式下的8086CPU的读写总线保持总线周期 8086为与存储器和I/O端口交换数据需执行一个总线周期，CPU执行一个总线周期的操作为总线操作。按照数据的传输方向来分类，总线操作分为读操

36、作和写操作。,现针对最小工作模式来讲述总线读/写操作的时序关系和具体操作过程。,CLK,T1,T2,T3,T4,TW(1n),高为读内存,低为读I/O,M / IO,A19 / S6,A16 / S3,BHE / S7,AD15 AD0,RD,DT/ R,DEN,地址输出,状态输出,BHE输出,地址输出,数据输入,8086读总线周期的时序图,总线周期,ALE,CLK,T1,T2,T3,T4,TW,高为写内存,低为写I/O,M/ IO,A19 /S6,A16 /S3,BHE / S7,AD15 AD0,ALE,WR,DT/ R,DEN,地址输出,状态输出,BHE输出,地址输出,数据输出,8086

37、写周期的时序,总线周期,微处理器（Microprocessor） :简称MP，是采用大规模或超大规模集成电路技术做成的半导体芯片，上面集成了计算机的主要部件：控制器、运算器和寄存器组。整个微型计算机硬件系统的核心就是微处理器，所以它又称为中央处理器，即CPU （Central Processing Unit）。若字长8位，即一次能处理8位数据，称为8位CPU，如Z80CPU； 字长为16位的，即一次能处理16位数据，称为16位CPU，如8086/8088、 80286等。,序,组成： 段寄存器（4个, 16位） CS(Code Segment)-代码段寄存器 DS(Data Segment)-数据段寄存器 ES(Extra Segment)-附加段寄存器 SS(Stack Segment)-堆栈段寄存器 指令指针寄存器(16位) IP(Instruction Pointer) 20位的地址加法器 6字节的指令队列缓冲器,小结 总线接口部件,