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1、实验 3 半整数与奇数分频器设计一实验目的1熟悉 QuartusII的 VHDL 文本设计流程全过程，学习计数器的设计与仿真2掌握简单逻辑电路的设计方法与功能仿真技巧。3 3学习并掌握用VHDL语言、语法规则4 4学习使用VHDL语言进行半整数与奇数分频器的设计二.实验仪器设备1 1PC机，1台2 2QuartusII系统三.实验原理1 参考教材中的相关内容；2 根据老师教学演示的相关内容四.实验内容用 VHDL 语言设计一个半整数与奇数分频器，并进行编辑，编译与仿真。要求(1)设置时钟信号源;(2)用 VHDL 语言对半整数与奇数分频器进行程序设计；(3)对于所设计的程序进行编译，检查纠错。
2、(4)程序完善之后进行程序的仿真并进行波形的记录与分析。五.实验参考程序占空比为 50%的任意奇数次（5）分频电路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;-输入时钟信号K_OR,K1,K2:OUTSTD_LOGIC);-输出信号END;ARCHITECTUREbhvOFCNT10ISSIGNALC1,C2:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALM1,M2:STD_LOGIC;BEGINPROCESS(
3、CLK,C1)-敏感信号BEGINIFRISING_EDGE(CLK)THENIF(C1=100)THENC1=000;ELSEC1=C1+1;ENDIF;IF(C1=001)THENM1=NOTM1ELSIF(C1=011)THENM1=NOTM1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,C2)BEGINIFFALLING_EDGE(CLK)THENIF(C2=100)THENC2=000;ELSEC2=C2+1;ENDIF;IF(C2=001)THENM2=NOTM2;ELSIF(C2=011)THENM2=NOTM2;ENDIF;ENDIF;ENDPROCESS;K1=M1;K2=M2;K_OR=M1ORM2;ENDbhv;六.实验仿真图形
三、半整数与奇数分频器设计
