用户使用手册第二版

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1、EDA/SOPC 系统开发平台用 户 使 用 手 册 目录第一章综 述3第二章系统模块52.1 系统组成52.2 模块介绍72.3 使用注意事项：332.4 SOPC-NIOSIIEDA/SOPC 系统开发平台说明33第三章 软件的安装383.1 概述383.1 QuartusII7.1 的安装393.3 QuartusII 7.1 的授权453.4 NIOSII 7.1 的安装493.5 IP安装543.6 安装SP1_Quartus583.7 安装sp1_nios2eds613.8 安装sp1_ip64第四章 USB 电缆的安装与使用684.1 WINXP 中的驱动安装694.2 Linu

2、x 中的驱动安装694.3 USB-Blaster 下载电缆规格指标714.4 下载电缆的连接714.5 注意事项754.6 疑难解答75第一章综述SOPC-NIOSII EDA/SOPC 实验开发系统是根据现代电子发展的方向，集 EDA 和 SOPC 系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的 SOPC 教学实验开发之外，也是电子设计和电子项目开发的理想工具。整个开发 系统由核心板 SOPC-NiosII-EP2C35、系统板和扩展板构成，根据用户不同的需求 配置成不同的开发系统。SOPC-NiosII-EP2C35 开发板为基于 Altera Cyclone II

3、 器件的嵌入式系统开发 提供了一个很好的硬件平台，它可以为开发人员提供以下资源：拥有 33216 个逻辑单元和483840 bits片上存储单元Cyclone II EP2C35F672C8 FPGA16 Mbits 的 EPCS16 配置芯片1 Mbytes SRAM32 Mbytes SDRAM8 Mbytes NOR Flash ROM64 Mbytes NAND Flash ROMRS-232 DB9 串行接口USB2.0 设备接口10BASE-T J45 接口多路音频 CODEC 接口4 个用户自定义按键4 个用户自定义 LED1 个七段码 LED标准 AS 编程接口和 JTAG 调

4、试接口50MHz 高精度时钟源两个高密度扩展接口（可与配套实验箱连接）两个标准 2.54mm 扩展接口，供用户自由扩展系统上电复位电路支持+5V 直接输入，板上电源管理模块SOPC-NiosII-EP2C35 开发板是在经过长期用户需求考察后，结合目前市面上以及实际应用需要，同时兼顾入门学生以及资深开发工程师的应用需求而研发的。就资源而言，它已经可以组成一个高性能的嵌入式系统，可以运行目前流行的 RTOS，如 uC/OS、uClinux 等。系统主芯片采用 672 引脚、BGA 封装的 EP2C35FPGA，它拥有 33216 个 LE，105 个 M4K 片上 RAM（共计 483840bi

5、ts），35 个1818 硬件乘法器、4 个高性能 PLL 以及多达 475 个用户自定义 IO。板上提供了大容量的SRAM、SDRAM 和 Flash ROM 等以及常用的 RS-232、USB2.0、RJ45 接口和标准音频接口等，除去板上已经固定连接的 IO，还有多达 260 个 IO 通过 不同的接插件引出，供用户使用。所以，不管从性能上而言，还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。图 1-1 系统功能框图SOPC-NIOSII EDA/SOPC 实验开发平台提供了丰富的资源供学生或开发人员学习，资源包括接口通信、控制、存储、数据转换以及人机交

6、互显示等几大模块，接口通信模块包括SPI接口、IIC 接口、视频接口，RS232 接口、网络接口、 USB 接口、标准并口、PS2 键盘鼠标接口、1Wire 接口等；控制模块包括直流电机、 步进电机等；存储模块包括CF卡、IDE硬盘、SD卡等；数据转换模块包括串行ADC、 DAC、高速并行ADC、DAC 以及数字温度传感器等；人机交互显示模块 包括 8 个按键、8 个开关、44 键盘阵列、640480 图形点阵 LCD、8 位动态 7 段码管、1616 点阵以及交通灯等；另外片上还提供了一个简易模拟信号源和多路时钟模块。上述的这些资源模块既可以满足初学者入门的要求，也可以满足开发人员进行二次开

7、发的要求。SOPC-NIOSII EDA/SOPC 实验开发平台提供的资源有：配套开发板为 SOPC-NIOS II-EP2C35（核心芯片为 EP2C35F672C8）640480 超大图形点阵液晶屏RTC，提供系统实时时钟1 个直流电机和传感器模块1 个步进电机模块1 个 VGA 接口1 路视频输入和视频输出接口1 个标准串行接口1 个以太网卡接口，利用 RTL8019AS 芯片进行数据包的收发1 个 USB 设备接口，利用 PDIUSBD12 芯片实现 USB 协议转换SD 卡接口，可以用来接 SD 卡或 MMC 卡基于 SPI 或 IIC 接口的音频 CODEC 模块 2 个 PS2

8、键盘/鼠标接口 1 个交通灯模块 CF 卡和 IDE 硬盘接口串行 ADC 和串行 DAC 高速并行 8 位 ADC 和 DAC 触摸屏控制器IIC 接口的 EEPROM基于 1-Wire 接口的数字温度传感器 扩展接口，供用户自由扩展1 个红外收发模块1 个数字时钟源，提供 24MHz、12MHz、6MHz、1MHz、100KHz、10KHz、1KHz、100Hz、10Hz 和 1Hz 等多个时钟1 个模拟信号源，提供频率在 808KHz、幅度在 03.3V 可调的正弦 波、方波、三角波和锯齿波1 个 1616 点阵 LED 显示模块1 个 44 键盘输出阵列8 位动态七段码管 LED 显示

9、8 个用户自定义 LED 显示8 个用户自定义开关输出8 个用户自定义按键输出第二章系统模块2.1 系统组成本节将重点介绍开发板上所有的组成模块。图 2-1(a) 是整个开发板的模块布局图，表 2-1(b) 是对应的组成部分及其功能的简单描述。表 2-1 系统组成部分及其功能描述序号名称功能描述U1Cyclone II主芯片 EP2C35F672C8存储单元U13，U14SRAM两片组成 1 Mbytes，即 256K32bitsU7SDRAM32 Mbytes SDRAM（16M16bits）U15NOR Flash8 Mbytes 线性 Flash 存储器U9NAND Flash64 Mb

10、ytes 非线性 Flash 存储器U10EPCS1616 Mbits 主动串行配置器件接口资源U11，J7RS-232标准 9 针串口U10，J8USB高速 USB2.0 设备接口U4，J5网络接口10BASE-T RJ45 以太网接口U2，J1J4音频接口高性能音频 CODEC，包括音频输入、输出、MIC输入以及耳机输出等接口JP3JP6扩展接口出了板上固定连接的IO引脚，还有多达 260 个用户自定义IO口通过不同的接插件引出，供用户进行二次开发JP1JTAG 调试接口供用户下载 FPGA 代码，实时调试 Nios II CPU，以及运行Quartus II 提供的嵌入式逻辑分析仪 Si

11、gnalTap II 等JP2AS 编程接口待用户调试 FPGA 成功后，可通过该接口将FPGA 配置代码下载到配置器件中人机交互S1S4自定义按键4 个用户自定义按键，用于简单电平输入，该信 号直接与 FPGA 的 IO 相连S5复位按键该按键在调试 Nios II CPU 时，可以作为复位信 号，当然也可以由用户自定义为其它功能输入D1D4自定义 LED4 个用户自定义 LED，用于简单状态指示，LED均由 FPGA 的 IO 直接驱动DS1七段码 LED静态七段码 LED，用于简单数字、字符显示，直 接由 FPGA 的 IO 驱动时钟输入U8晶振高精度 50MHz 时钟源，用户可以用 F

12、PGA 内部PLL 或分频器来得到其它频率的时钟电源J6直流电源输入直流电源适配器插座，适配器要求为+5V/1AU5，U6电源管理负责提供板上所需的 3.3V 和 1.2V 电压2.2 模块介绍下面对板上的各个模块及其硬件连接作详细说明。Cyclone II EP2C35 FPGA（U1）继 Altera 公司成功推出第一代 Cyclone FPGA 后，Cyclone 一词便深深的烙在广大硬件工程师心中，一时间它便成为低功耗、低价位以及高性能的象征。然而在去Altera公司再一次发布第二代 Cyclone FPGA，与第一代相比，加入了 硬件乘法器，同时内部存储单元数量也得到了进一步的提升，

13、相信Cyclone II 比它的鼻祖 Cyclone 而言，会表现出更加出色的性能本开发板上采用的FPGA是 EP2C35F672C8，它便是Altera Cyclone II 系列中的一员，采用 672 引脚的 BGA 封装，表2-2列出了该款 FPGA 的所有资源特性。Les33,216M4KMemory所有RAM1818硬件乘法器PLLs4用户可用I/O表 2-2 EP2C35F672C8 资源列表图 2-2 EP2C35F672C8 芯片管脚示意图如图 2-2 所示 EP2C35的管脚名称行列合在一起来表示。行用英文字母表示，列用数字来表示。通过行列的组合来确定是哪一个管脚。如 A2

14、表示 A 行 2列的管脚。AF3表示AF行3列的管脚开发板上提供了两种途径来配置 FPGA：使用 Quartus II 软件，配合下载电缆从 JTAG 接口下载 FPGA 所需的配 置数据，完成对 FPGA 的配置。这种方式主要用来调试 FPGA 或 Nios II CPU，多在产品开发初期使用使用 Quartus II 软件，配合下载电缆，通过AS接口对FPGA 配置器件进行编程，在开发板下次上电的时候，会完成对 FPGA 的自动配置。这种模式主要用来产品定型后，完成对 FPGA 代码的固化，以便产品能够独立工作。SRAM（U13,U14）开发板上的SRAM由2片3.3V CMOS静态RAM

15、 IDT71V416组成容量为256K32bits的存储空间，高速度SRAM和高带宽数据总线，保证了NiosII CPU可以工作在非常高效的状态。本开发板所用的SRAM为-10等级的，这就意味着Nios II CPU可以在32位总线带宽情况下，以100MHz的速度进行读写操作，数据吞吐率高达到400Mbyets/S。SRAM与FPGA的硬件连接见表2-3。FPGA 引脚U13 引脚U14 引脚信号说明AE2511A0AD2422A1AD2533A2AC2544A3AC2655A4AB251818A5Y251919A6Y262020A7U242121A8W252222A9W262323A10V2

16、52424A11V262525A12U252626A13U262727A14T244242A15AB264343A16R254444A17AA237/D0AA248/D1Y239/D2Y2410/D3W2413/D4V2314/D5V2415/D6U2316/D7W2129/D8V2230/D9U2031/D10U2132/D11U2235/D12T1736/D13T1837/D14T1938/D15R17/7D16R19/8D17R20/9D18R24/10D19P17/13D20P23/14D21P24/15D22N18/16D23N20/29D24N23/30D25N24/31D26M1

17、9/32D27M20/35D28M21/36D29M22/37D30M23/38D31T2139/BE0T2040/BE1M24/39BE2P18/40BE3T224141OE#Y221717WE#Y2166CS#表 2-3 SRAM 与 FPGA 的硬件连接注： 1）/表示没有连接。2）#表示低电平有效。3）SRAM 的数据线（D0D7）和地址线与 NOR Flash 共同占用 FPGA IO。SDRAM（U7）开发板上使用的SDRAM为HY57V561620BT-6，该芯片最高可工作在166MHz 主频上，由4个4M16bits的Bank组成，共有32Mbytes的容量，即16M16bit

18、s。开 发板上的主时钟源为50MHz，通过内部PLL进行3倍频可得到稳定的150MHz时钟， 所以Nios II CPU可以在150MHz主频上与SDRAM进行数据交互，数据吞吐率高达300Mbytes/S，如此高的数据交互能力，足以满足不同开发人士所需。SDRAM与FPGA的硬件连接见表2-4。表2-4FPGA 引脚U7 引脚信号说明AB323A0AB424A1AC325A2AD326A3AE229A4AD230A5AC231A6AC132A7AB233A8AB134A9AA422A10AA235A11AA136A12Y520BA0AA321BA1P32D0P44D1R35D2R47D3T3

19、8D4T410D5U311D6U413D7W242D8W144D9V245D10V147D11U248D12U150D13T251D14R253D15V315LDQMY139UDQMY337CKEAA738CLKY419CS#W418RAS#W317CAS#V416WE#表 2-4 SDRAM 与 FPGA 的硬件连接注：#表示低电平有效。NOR Flash（U15）开发板上提供了1片容量为8Mbytes（8M8bits）NOR Flash存储器 AM29LV065D。该芯片支持3.03.6V单电压供电情况下的读、写、擦除以及编程操 作，访问时间可以达到90ns。AM29LV065D由128个

20、64Kbytes的扇区组成，每个扇区 都支持在线编程。另外，该芯片在高达125条件下，依然可以保证存储的数据20年不会丢失。NOR Flash与FPGA的硬件连接见表2-5。FPGA 引脚U15 引脚信号说明AC2327A0AE2422A1AE2521A2AD2420A3AD2519A4AC2518A5AC2617A6AB2516A7Y2510A8Y269A9U2442A10W258A11W267A12V256A13V265A14U254A15U263A16T2446A17AB2615A18R2543A19T2344A20W2335A21T252A22AA2331D0AA2432D1Y2333

21、D2Y2434D3W2438D4V2339D5V2440D6U2341D7AA2611WE#AB2430OE#AB2328CE#AA2514RDY表 2-5 NOR Flash 与 FPGA 的硬件连接注： 1）#表示低电平有效。2）NOR Flash 的数据总线和地址总线（A2A19）与 SRAM 共同占用 FPGA IO。NAND Flash（U9）为了满足能够在嵌入式RTOS中有足够的空间创建文件系统或满足开发人员存 储海量数据的需求，开发板上除了提供8Mbytes NOR Flash外，还有一片具有64Mbytes容量的NAND FlashK9F1208U0M。该芯片由4096 Blo

22、cks32 Pages528bytes组成，支持块擦除、页编程、页读取、随即读取、智能拷贝备份、4页/块同 时擦除和4页/块同时编程等操作。NAND Flash与FPGA的硬件连接见表2-6。FPGA 引脚U9 引脚信号说明AE329D0T730D1AA531D2V741D4V642D5V543D6U644D7R616CLER717ALET618WE#P78RE#R59CE#U519WP#P67R/B#W632D3表 2-6 NAND Flash 与 FPGA 的硬件连接注：#表示低电平有效。RS-232 接口（J7, U11）J7 是一个标准的 DB9 孔连接头，通常用于 FPGA 和计算机

23、以及其它设备间 通过 RS-232 协议进行简单通信。U11 是一个电平转换芯片MAX3232，负责把发送的LVCMOS 信号转换成RS-232电平，同时把接收到的RS-232电平转换成LVCMOS信号。由于目前的设计开发中，RS-232通信仅仅是为了进行系统调试或简单的人机交互，所以在开发板设计时，仅在DB9孔接口中保留了通信时必须的RXD和TXD信号。RS-232与FPGA的硬件连接见表2-7。FPGA 引脚J7 引脚信号说明FPGA 端PC 端T102TXDRXDT93RXDTXD/5/GND表 2-7 SRAM 与 FPGA 的硬件连接注：TXD和RXD在J7中已经交换，如果与计算机通

24、信，仅需要一条串口延长线便可，无需交叉。USB2.0 接口（J8, U10）为了更好地满足开发人员进行二次开发，开发板上还设计了USB2.0设备接口， 接口采用USB B型连接座，板上采用USB2.0设备接口控制芯片ISP1581来完成 USB2.0通信中的时序转换和数据包处理。ISP1581是Philips公司推出的一款高性能、低成本、完全符合USB2.0接口规范的USB设备接口芯片，它与CPU之间的通信是通过一组高速通用并行接口来实现的。ISP1581可以自动检测USB2.0系统和USB1.1系统，从而自动在高速和全速模式之间进行转换。鉴于该芯片的性能、成本以及易用 性，该芯片在图像类、海

25、量存储类、通信设备、打印设备以及人机交互设备中得到了广泛的应用。ISP1581与FPGA的硬件连接见2-8。FPGA 引脚U10 引脚信号说明F340D0F441D1G344D2G445D3H346D4H447D5J348D6J449D7K350D8K451D9L352D10L453D11M354D12M455D13M556D14L657D15E130A0E231A1D132A2D233A3C234A4B235A5B338A6C339A7F127WR#G226RD#L725CS#G122READYF228INTM262WAKEUPK111EOTK223DREQJ113DACKH216INTRQ

26、J214DIORH115DIOWL210RESET#表2-8 ISP1581与FPGA的硬件连接注：#表示该信号低电平有效。以太网接口（J5, U4）在嵌入式系统设计应用当中，以太网接口是一个必不可少的东西，尤其是在 uClinux或Linux等系统中，以太网接口更是必备接口之一。本开发板上依然提供了以太网接口，采用CS8900A芯片来完成数据包的处理任务。CS8900A是一款基于ISA 接口的低成本以太网控制器，该芯片内部集成了数据处理所需的RAM、10BASE-T数据发送和接收滤波器以及一个能够提供24m A驱动电流的ISA总线接口。ISP1581与FPGA的硬件连接见表2-9。FPGA

27、引脚U10 引脚信号说明G2665D0G2566D1H2667D2H2568D3J2671D4J2572D5K2673D6K2574D7G2227D8G2326D9G2425D10G2124D11F2321D12F2420D13E2319D14E2418D15J2437A0J2338A1J2239A2J2140A3J2041A4K2442A5K2343A6K2244A7K2145A8K1946A9K1847A10L2448A11L2350A12L2151A13L2052A14L1953A15B2554A16C2558A17D2659A18D2560A19F2663AENH2329MEMR#H2

28、428MEMW#M257CS#H2132INTH1936SBHE#E2661IOR#E2562IOW#F2564RDYL2575RESET表2-9 CS8900A与FPGA的硬件连接注：#表示该信号低电平有效。音频接口（J1J4, U2）开发板上提供了一个标准的音频CODEC模块，采用TI的高性能音频CODEC专 用芯片TLV320AIC23B。该芯片是一个非常出色的立体声音频CODEC芯片，内 部集成了所有的模拟功能，能够提供16、20、24和32位数据的ADC和DAC转换，以 及8KHz96KHz的采样速率。TLV320AICB有两个接口与CPU相连，其中一个为控 制接口，可以工作在SPI

29、模式，也可以工作在IIC模式（注意：开发板上已经固定为 SPI模式），该接口主要负责初始化和配置芯片；另一个接口是数字音频接口，可以工作在左对齐模式、右对齐模式、IIS模式以及DSP模式，该接口主要用来发送和接收需要转换或被转换的音频数据。ISP1581与FPGA的硬件连接见表2-10。FPGA 引脚U10 引脚信号说明B2323SDINA2324SCLKC2321CS#E223BCLKD234DIND246DOUTC245/7LRCIN/LRCOUT表2-10 音频芯片与FPGA的硬件连接注： 1)#表示该信号低电平有效。2) 灰色部分为 SPI 控制接口信号，橙色部分为数字音频接口信号。开

30、发板上提供了 4 个外接插孔，从左到右（J1J4）依次为 MIC 输入、音频 线输入、耳机输出以及音频线输出插孔。JTAG 调试接口（JP1）在 FPGA 开发过程中，JTAG 是一个比不可少的接口，因为开发人员需要下 载配置数据到 FPGA。在 Nios II 开发过程中，JTAG 更是起着举足轻重的作用， 因为通过 JTAG 接口，开发人员不仅可以对 Nios II 系统进行在线仿真调试，而且 还可以下载代码或用户数据到 CFI Flash 中。开发板上提供如图 2-3 所示的 10 针插座，其每个插针的信号定义见表 2-11。图 2-3 开发板上的 JTAG 调试插座JP1 插座信号定义

31、1TCK2GND3TDO4Vcc(3.3V)5TMS6/7/8/9TDI10GND表 2-11 JTAG 插座信号定义注： /表示该插针没有任何信号。AS 编程接口（JP2）AS 接口主要用来给板上的 EPCS16 进行编程，故称其为编程接口，板上也 是采用图 2-2 所示的 10 针插座，其信号定义见表 2-12。JP1 插座信号定义1DCLK2GND3CONF_DONE4Vcc(3.3V)5nCONFIG6nCE7DATAOUT8nCS9ASDI10GND表 2-12 JTAG 插座信号定义扩展接口（JP3JP6）开发板上提供的资源模块占用了部分FPGA引脚，除此之外，还有 260 个可用

32、 IO 供用户自定义使用，这些 IO 通过不同的接插件引出。JP3和JP4（位于开发 板背面）是两个高密度接插件（如图 2-4 所示），包括了所有的这 260 个用户自定义 IO；JP5 和 JP6 是两个间距为 2.54mm 的标准双排针插座（如图 2-5 所示），提供了72个用户自定义 IO，以满足普通用户的一般需要。图 2-4 JP3 和 JP4 所使用的接插件类型图 2-5 JP5 和 JP6 所使用的接插件类型表 2-13、2-14、2-15 和 2-16 分别是 JP3、JP4、JP5 和 JP6 的引脚信号定义。表 2-13 JP3 与 FPGA 的硬件连接FPGA 引脚JP3

33、引脚信号说明/1Vcc(5.0V)/2Vcc(5.0V)/3Vcc(5.0V)/4Vcc(5.0V)/5GND/6GND/7GND/8GNDB189FPGA_IOA1810FPGA_IOB1711FPGA_IOA1712FPGA_IOB1613FPGA_IOB1514FPGA_IO/15/B1416FPGA_IO A1417FPGA_IOB1318FPGA_GCLK8B1219FPGA_IOB1120FPGA_IOB1021FPGA_IOA1022FPGA_IO/23/F1124FPGA_IOG1025FPGA_IOG1126FPGA_IOG1227FPGA_IOJ728FPGA_IOG929

34、FPGA_IOF730FPGA_IOE831FPGA_IO/32/F933FPGA_IOF1034FPGA_IOE1035FPGA_IOF1236FPGA_IOE1237FPGA_IOF1338FPGA_IOF1439FPGA_IOF1540FPGA_IOE1541FPGA_IO/42/F1643FPGA_IOF1744FPGA_IOE1845FPGA_IOF1846FPGA_IOG1847FPGA_IOG1748FPGA_IOG1649FPGA_IOG1350FPGA_IOG1551FPGA_IO/52/G1453FPGA_IOH1254FPGA_IOH1155FPGA_IOJ1056FPG

35、A_IOL957FPGA_IOH1058FPGA_IOH859FPGA_IOJ860FPGA_IOJ961FPGA_IO/62/A463FPGA_IOB464FPGA_IOA565FPGA_IOB566FPGA_IOA667FPGA_IOB668FPGA_IOA769FPGA_IOB770FPGA_IOA871FPGA_IOB872FPGA_IO/73/A974FPGA_IOB975FPGA_IOE576FPGA_IOF677FPGA_IOG578FPGA_IOG679FPGA_IOH680FPGA_IOJ581FPGA_IOK582FPGA_IOK683FPGA_IOJ684FPGA_IOK

36、785FPGA_IOK886FPGA_IOK987FPGA_IOP988FPGA_ION989FPGA_IOJ1190FPGA_IOJ1491FPGA_IOH1692FPGA_IOK1693FPGA_IOJ1694FPGA_IO/95/P2596FPGA_GCLK6P2697FPGA_GCLK7N2598FPGA_GCLK4N2699FPGA_GCLK5/100/J17101FPGA_IOK17102FPGA_IOJ18103FPGA_IOH17104FPGA_IOF21105FPGA_IOF20106FPGA_IOE20107FPGA_IOD21108FPGA_IOC22109FPGA_IO

37、C21110FPGA_IOD20111FPGA_IOD19112FPGA_IOC19113FPGA_IOD18114FPGA_IOD17115FPGA_IOC17116FPGA_IOD16117FPGA_IOC16118FPGA_IOD15119FPGA_IOC15120FPGA_IOD14121FPGA_IOD13122FPGA_GCLK11C13123FPGA_GCLK10D12124FPGA_IOC12125FPGA_IOC11126FPGA_IOD11127FPGA_IOC10128FPGA_IOD12129FPGA_IOC9130FPGA_IOD9131FPGA_IOC8132FPG

38、A_IOD8133FPGA_IOC7134FPGA_IOD7135FPGA_IOC6136FPGA_IOD6137FPGA_IOD5138FPGA_IOC4139FPGA_IOB22140FPGA_IOA22141FPGA_IOB21142FPGA_IOA21143FPGA_IOB20144FPGA_IOA20145FPGA_IOB19146FPGA_IOA19147FPGA_IO/148/M6149TCKM7150TDOL8151TMSM8152TDI/153GND/154GND/155GND/156GND/157Vcc(5.0V)/158Vcc(5.0V)/159Vcc(5.0V)/160

39、Vcc(5.0V)表 2-14 JP4 与 FPGA 的硬件连接FPGA 引脚JP4 引脚信号说明C31FPGA_IOB32FPGA_IOB23FPGA_IOC24FPGA_IOD25FPGA_IOD16FPGA_IOE27FPGA_IOE18FPGA_IOF19FPGA_IOG210FPGA_IOH111FPGA_IOJ212FPGA_IOL213FPGA_IOH1514FPGA_IOJ1315FPGA_ION216FPGA_GCLKP217FPGA_GCLKU918FPGA_IOU1019FPGA_IOV920FPGA_IOY1021FPGA_IOY1222FPGA_IOY1423FPGA

40、_IOY1624FPGA_IOV1125FPGA_IO/26/Y1827FPGA_IOAE1428FPGA_GCLK12AF1429FPGA_GCLK13AE1330FPGA_IOAF1331FPGA_IOW1132FPGA_IO/33/34/AE1135FPGA_IOAE1236FPGA_IOAE1037FPGA_IOAF1038FPGA_IOAE939FPGA_IO/40/AF941FPGA_IOAE842FPGA_IOAF843FPGA_IOAE744FPGA_IOAF745FPGA_IOAE646FPGA_IOAF647FPGA_IOAE548FPGA_IO/49/50/AA651FP

41、GA_IOAF552FPGA_IOAE453FPGA_IOAF454FPGA_IOAC1255FPGA_IOAD1256FPGA_IOAC1157FPGA_IOAD1158FPGA_IOAC1059FPGA_IO/60/61/AD1062FPGA_IOAC963FPGA_IOAD864FPGA_IOAC865FPGA_IOAD766FPGA_IOAC767FPGA_IOAD668FPGA_IOAC669FPGA_IOAD570FPGA_IOAC571FPGA_IOAD472FPGA_IO/73GND/74GND/75GND/76GND/77Vcc(5.0V)/78Vcc(5.0V)/79Vcc

42、(5.0V)/80Vcc(5.0V)/81Vcc(5.0V)/82Vcc(5.0V)/83Vcc(5.0V)/84Vcc(5.0V)/85GND/86GND/87GND/88GNDAD1389FPGA_GCLK14AC1390FPGA_GCLK15AC1491FPGA_IOAD1592FPGA_IOAC1593FPGA_IOAD1694FPGA_IOAC1695FPGA_IOAD1796FPGA_IOAC1797FPGA_IOAC1898FPGA_IOAD1999FPGA_IOAC19100FPGA_IOAC20101FPGA_IOAD21102FPGA_IOAC21103FPGA_IOAD2

43、2104FPGA_IOAC22105FPGA_IO/106/AD23107FPGA_IOAB8108FPGA_IOAA9109FPGA_IOAB10110FPGA_IOAA10111FPGA_IOAA11112FPGA_IOAB12113FPGA_IOAA12114FPGA_IOAA13115FPGA_IOAA14116FPGA_IOAB15117FPGA_IOU18118FPGA_IO/119/120/AA15121FPGA_IOAA16122FPGA_IOAA17123FPGA_IOAB18124FPGA_IOAA18125FPGA_IOAB20126FPGA_IO/127/128/AA2

44、0129FPGA_IOAB21130FPGA_IOW17131FPGA_IOY15132FPGA_IO/133/134/Y13135FPGA_IOY11136FPGA_IOW10137FPGA_IOW8138FPGA_IOU7139FPGA_IOT8140FPGA_IO/141/142/R8143FPGA_IOP1144FPGA_GCLK3N1145FPGA_GCLK1U17146FPGA_IOW19147FPGA_IOV17148/W16149FPGA_IOW15150FPGA_IOL10151FPGA_IO/152/V14153FPGA_IOV13154FPGA_IOW12155FPGA_

45、IOV10156FPGA_IOV21157FPGA_IOV20158FPGA_IOU12159FPGA_IOV18160FPGA_IO表 2-15 JP5 与 FPGA 的硬件连接FPGA 引脚JP5 引脚信号说明/1Vcc(5.0V)/2Vcc(5.0V)/3GND/4GNDAD45FPGA_IOAC56FPGA_IOAD57FPGA_IOAC68FPGA_IOAD69FPGA_IOAC710FPGA_IOAD711FPGA_IOAC812FPGA_IOAD813FPGA_IOAC914FPGA_IOAD1015FPGA_IOAC1016FPGA_IOAD1117FPGA_IOAC1118FPGA_IOAD1219FPGA_IOAC1220FPGA_IOAF421FPGA_IOAE422FPGA_IOAF523FPGA_IOAE524FPGA_IOAF625FPGA_IOAE626FPGA_IOAF727FPGA_IOAE728FPGA_IOAF829FPGA_IOAE830FPGA_IOAF931FPGA_IOAE932FPGA_IOAF1033FPGA_IOAE1034FPGA_IOAF1235FPGA_IOAE1136FPGA_IO