《VHDL高级设计技术》PPT课件.ppt

《《VHDL高级设计技术》PPT课件.ppt》由会员分享，可在线阅读，更多相关《《VHDL高级设计技术》PPT课件.ppt（111页珍藏版）》请在装配图网上搜索。

1、VHDL高级设计技术,何宾 2008.09,第5章 VHDL高级设计技术-本章概要,本章首先介绍基于Xilinx芯片的HDL高级设计技术。在 高级设计技术中主要对提高HDL性能的一些设计方法进 行了比较详细的介绍，其中包括逻辑复制和复用技术、 并行和流水技术、系统同步和异步单元、逻辑结构的设 计方法和模块的划分原则。 本章也对IP核技术进行了比较详细的说明和介绍，其 中包括IP核分类、IP核优化、IP核生成和IP应用技术。 这部分虽然在本书中的篇幅不是很多，但是内容非常重 要，读者在学习该部分内容时要仔细的领会。,第5章 VHDL高级设计技术-VHDL代码风格,VHDL代码风格是指两个方面的内

2、容: 一方面是VHDL语言描述规范，即在使用VHDL语言描 述逻辑行为时必须遵守VHDL语言的词法和句法规范，该 描述风格不依赖于EDA软件工具和可编程逻辑器件PLD类 型，仅仅是从VHDL语言出发的代码风格； 另一方面则是VHDL语言对于一特定逻辑单元的描述， 即用VHDL语言的哪一种描述风格进行逻辑行为描述，才 能使电路描述得更准确，布局布线后产生的电路设计最 优，该描述风格不仅需要关注EDA软件在语法细节上的差 异，还要紧密依赖于固有的硬件结构。,第5章 VHDL高级设计技术-VHDL代码风格,从本质上讲，使用哪种描述风格描述电路的逻辑行 为，主要取决于两个关键问题： 1、速度和面积问题

3、； 2、功耗问题；,第5章 VHDL高级设计技术-VHDL代码风格,首先，先说明速度和面积问题。 这里的“面积”主要是指设计所占用的FPGA逻辑资源数 目，即所消耗的触发器和查找表数目。 “速度”是指在芯片上稳定运行时所能够达到的最高频 率。 面积和速度这两个指标始终贯穿着PLD的设计，是评 价设计性能的最主要标准。,第5章 VHDL高级设计技术-VHDL代码风格,面积和速度呈反比关系。 如果要提高速度，就需要消耗更多的资源，即需要更 大的面积； 如果减少了面积，就会使系统的处理速度降低。 所以在设计中不可能同时实现既显著提高PLD工作频 率，又显著减少所占用PLD的逻辑资源的数目。,第5章

4、VHDL高级设计技术-VHDL代码风格,在实际设计时，需要在速度和面积之间进行权衡，使得 设计达到面积和速度的最佳结合点。 本章介绍通过采用逻辑复制和复用技术、并行和流水线 技术、同步和异步电路处理技术、逻辑结构处理技术等方 法，在速度和面积之间进行权衡，达到最佳的性能和资源 要求。,第5章 VHDL高级设计技术-VHDL代码风格,其次，说明功耗问题。 随着PLD工作频率的显著提高，功耗成为一个引起 EDA设计人员密切关注的问题。 由于PLD工作频率的提高，逻辑单元的切换频率也相应 提高，相应的会引起PLD功耗增大。 这样就存在着频率和功耗之间的矛盾，因此必须在逻 辑单元的切换速度和功耗之间进

5、行权衡，通过合理的设 计，减少逻辑单元不必要的切换，这样可以在一定程度上 降低功耗。,第5章 VHDL高级设计技术-扇出,扇出是指某一器件的输出驱动与之相连的后续器件的能 力。众所周知，一个器件的扇出数是有限制的。扇出数目 越多，所要求的驱动能力越高。在PLD芯片内，如果一个 逻辑单元的扇出数过多的话，会降低其工作速度，并且会 对布线造成困难。因此，在PLD逻辑资源允许的情况下， 要尽量降低扇出数。,第5章 VHDL高级设计技术-逻辑复制,逻辑复制是通过增加面积而改善设计时序的优化方法， 经常用于调整信号的扇出。如果信号具有高的扇出，则要 添加缓存器来增强驱动能力，但这会增大信号的时延。 通过

6、逻辑复制，使用多个相同的信号来分担驱动任务。 这样，每路信号的扇出就会变低，就不需要额外的缓冲器 来增强驱动，即可减少信号的路径延迟。,第5章 VHDL高级设计技术-逻辑复制,通过逻辑单元的复制，减少扇出数，可以解决下面两 个方面的问题：减少网络延迟；多个器件分布在不同的区 域，这样可以大大降低布线阻塞情况的发生。 在使用增加器件减少扇出数目的时候，必须要注意的 是，如果是异步单元的话，必须对该单元进行同步处理。,第5章 VHDL高级设计技术-逻辑复制,第5章 VHDL高级设计技术-逻辑复用技术,逻辑复用是指在完成相同的功能下，尽量减少所使用的 逻辑单元的数目。这样在不影响设计性能的情况下，可

7、以 降低资源的使用。下面通过一个乘法器的例子来说明这个 问题。,第5章 VHDL高级设计技术-逻辑复用技术,第5章 VHDL高级设计技术-逻辑复用技术,先选择后乘法的结构，在实现这样一个功能时需要使 用两个乘法器和一个选择器，对该结构进行观察可以发 现，在该设计中被乘数都是B，只有乘数是不一样的，那 么可以在不影响该设计实现的功能的前提下，可以考虑将 系统改为先选择后相乘的结构采用该结构，在实现相同功 能的前提下，所使用的乘法器数目由2个减少为1个。 从该设计可以看出，在进行设计时，如果对设计进行 优化，很多的功能都可以通过逻辑复用技术，提高设计效 率和减少逻辑资源消耗量。,第5章 VHDL高

8、级设计技术-并行处理技术,串行设计是最常见的一种设计。当一个功能模块对输入 的处理是分步骤进行的，而且后一步骤只依赖于前一步骤 的结果时，功能模块的设计就需要采用串行设计的思想。 并行处理就是采用几个处理流程同时处理到达的负载， 提高处理的效率。并行处理要求这些处理任务之间是不相 关的，彼此之间是不互相依赖的，如果存在相互依赖就很 难用并行处理的方法。,第5章 VHDL高级设计技术-并行处理技术,第5章 VHDL高级设计技术-并行处理技术,下面以一个复杂的乘法运算为例，说明并行处理技术的 使用。 首先给出该运算的数学表达式 ， 下图给出了实现该功能的并行结构（该结构由XST综合 工具给出。通过

9、使用多个乘法器，使得四个乘法运算可以 同时进行，但是需要注意的，这种速度的提高是以面积为 代价的。,第5章 VHDL高级设计技术-并行处理技术,第5章 VHDL高级设计技术- 并行乘法加法的HDL描述,例5-2乘法加法运算的实现则用VHDL语言描述如下： Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all; Entity mult_add is Port( clk : in std_logic; a0,a1,a2,a3 : in std_

10、logic_vector(7 downto 0); b0,b1,b2,b3 : in std_logic_vector(7 downto 0); y : out std_logic_vector(15 downto 0); end multadd;,第5章 VHDL高级设计技术- 并行乘法加法的HDL描述,architecture behav of mult_add is begin process(clk) begin if rising_edge(clk) then y=(a0*b0)+(a1*b1)+(a2*b2)+(a3*b3); end if; end process; end be

11、hav;,第5章 VHDL高级设计技术-流水线设计技术的使用,采用这样的流水线设计从宏观上来看平均每一个事件的 处理时间为一个单位时间。流水线的设计要求事件所分成 的这n个步骤的处理时间是相同的，以保证流水线不会因 为处理时间的不同而发生阻塞，见图5.2.2.3。,第5章 VHDL高级设计技术-流水线设计技术的使用,采用流水线设计的好处实在不提高系统运行频率的情况下，能够获得更好的处理效率。受制造工艺的影响，提高系统频率将会增加后端制造的难度。同时由于需要使用更先进的制造工艺，以及产品频率的下降，将会带来产品成本的提高。,第5章 VHDL高级设计技术-流水线设计技术的使用,如果假设在串行设计中

12、系统处理效能正比于系统运行的频率，那么对于流水线设计，在不提高系统运行频率的情况下，n级流水线的处理效能可以用下面公式来描述： 处理效能=系统运行频率流水线级数,第5章 VHDL高级设计技术-流水线设计技术的使用,由此可见，在不提高系统运行频率的情况下，提高流 水线的级数将成倍地提高系统处理的效能。但是流水线的 设计也是有一定的限制的： （1）只有对那些能分成n个步骤完成，并且对每个步骤 都需要固定相同处理时间的操作来说才能采用流水线设 计；,第5章 VHDL高级设计技术-流水线设计技术的使用(约束),（2）受硬件资源的限制，流水线的级数是有限制的； （3）对于存在处理分支预测流水线的设计（广

13、泛应用于 微处理器的设计中），流水线的处理效能还要取决于分支 预测算法的设计。,第5章 VHDL高级设计技术-流水线设计技术的使用,流水线能动态地提升器件性能，它的基本思想是对经过 多级逻辑的长数据通路进行重新构造，把原来必须在一个 时钟周期内完成的操作分成在多个周期内完成。,第5章 VHDL高级设计技术-流水线设计技术的使用,这种方法允许更高的工作频率，因而提高了数据吞吐量。 因为PLD的寄存器资源非常丰富，所以对PLD设计而言， 流水线是一种先进的而又不耗费过多器件资源的结构。 但是采用流水线后，数据通道将会变成多时钟周期，所 以要特别考虑设计的其余部分，解决增加通路带来的延迟。,第5章

14、VHDL高级设计技术-流水线设计技术的使用(特点),流水线的基本结构是将适当划分的N个操作步骤串连起 来。流水线操作的最大特点是数据流在各个步骤的处理， 从时间上看是连续的； 其操作的关键在于时序设计的合理安排、前后级接口间 数据的匹配。如果前级操作的时间等于后级操作的时间， 直接输入即可； 如果前级操作时间小于后级操作时间，则需要对前级数 据进行缓存，才能输入到后级；如果前级操作时间大于后 者，则需要串并转换等方法进行数据分流，然后再输入到 下一级。,第5章 VHDL高级设计技术-流水线乘法器的VHDL描述,首先给出流水线乘法器的结构图。从图中可以看出，该 流水线乘法器，在每个时钟节拍下，均

15、可以得到一个乘法 结果的输出，乘法器的效率大大增加。,第5章 VHDL高级设计技术-流水线乘法器的VHDL描述,library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity multipliers_2 is generic(A_port_size : integer := 18; B_port_size : integer := 18); port(clk : in std_logic; A : in unsigned (A_port_size-1 downto 0); B : in unsigned (

16、B_port_size-1 downto 0); MULT : out unsigned ( (A_port_size+B_port_size-1) downto 0); attribute mult_style: string; attribute mult_style of multipliers_2: entity is pipe_lut; end multipliers_2;,第5章 VHDL高级设计技术-流水线乘法器的VHDL描述,architecture beh of multipliers_2 is signal a_in, b_in : unsigned (A_port_siz

17、e-1 downto 0); signal mult_res : unsigned ( (A_port_size+B_port_size-1) downto 0); signal pipe_1,pipe_2,pipe_3 : unsigned (A_port_size+B_port_size-1) downto 0); begin mult_res = a_in * b_in;,第5章 VHDL高级设计技术-流水线乘法器的VHDL描述,process (clk) begin if (clkevent and clk=1) then a_in = A; b_in = B; pipe_1 = mu

18、lt_res; pipe_2 = pipe_1; pipe_3 = pipe_2; MULT = pipe_3; end if; end process; end beh;,第5章 VHDL高级设计技术-系统同步单元,PLD内部由大量的电路单元组成，但是这些单元通常都 是由有限的几种不同的逻辑单元或是逻辑门构成的。每一 种逻辑单元包含输入信号以及输出信号，输出信号又作为 其他逻辑单元的输入信号。 从逻辑层面的抽象来看，一个PLD器件看成数量众多的 逻辑门构成的网络，这些逻辑门的输入和输出通过金属导 线相连构成了完成特定逻辑功能或是算法的网络。在PLD 芯片内部，成百上千万的逻辑门之间的信号传递

19、决定了逻 辑门的时延以及系统最后的运行速度。,第5章 VHDL高级设计技术-系统同步单元,集成电路系统中有些信号的传递可以同时进行，但是有 的信号的传递必须遵循严格的先后关系，这样才能保证系 统运行结果的正确性（也就是说系统运行的结果是可以被 重复的，系统在确定条件下运行的结果是确定的，而不是 随机的）。这就需要同步（Synchronization）来保证电路 的各个部分的逻辑处理按照特定的顺序进行,第5章 VHDL高级设计技术-系统同步单元,同步电路和异步电路的区别在于电路触发是否与驱动时 钟同步，从行为上讲，就是所有电路是否在同一时钟沿的 触发下同步地处理数据。 常用于区分二者的典型电路就

20、是同步复位和异步复位电 路。同步复位的代码中只有时钟沿一个触发条件，但是异 步复位代码中语句有复位和时钟沿两个触发条件。,第5章 VHDL高级设计技术-系统同步单元,通常情况下，同步电路采用的都是全同步，图5.1.1 （a）就是一个全同步的例子， 第一部分是由逻辑门组成的组合逻辑部分； 第二部分称为时钟驱动存储单元;简单的说就是寄存 器，用于存储组合逻辑的输出结果； 第三部分是时钟分配网络,这一部分特殊的电路不参 与实际的运算，而是产生并分配参考时钟，这一部分 电路关心的是如何产生控制整个同步电路的时钟并将 时钟正确地分配到每一个寄存器。,第5章 VHDL高级设计技术-系统同步单元,同样以图5

21、.1.1（a）为例，同步系统中包括由组合逻辑 部分完成的逻辑运算以及由存储单元对于逻辑运算结果的 存储： 实际的存储过程由时钟信号控制，并发生在信号从逻辑 门的输出端输出稳定后。该模型中在每个时钟周期的开始 时，输入信号以及存储单元存储的数据输入组合逻辑，经 过一定逻辑门以及传输的时延后，组合逻辑产生结果输出 并保持稳定，在这个时钟周期的末尾将输出组合逻辑的结 果并存入存储单元，并在下一个时钟周期重新参加组合逻 辑的操作。,第5章 VHDL高级设计技术-系统同步单元,第5章 VHDL高级设计技术-系统同步单元,因此，数字系统可以看成是由一系列同时执行的由组合 逻辑构成的计算单元组成的。如图5.

22、1.1（b）所示的本地 数据通路就是对这种概念的抽象。从图中可以看出，组合 逻辑的时延被限制在一个时钟周期内。在此本地数据通路 饿始端，寄存器Ri是存储单元，用于在时钟周期开始的时 候给组合逻辑提供部分或是全部的输入信号，同时在本地 数据通路的末端，组合逻辑的结果在时钟周期的末尾被正 确地锁存于寄存器Rf中。在本地数据通路中，每一个寄存 器既是组合逻辑的输入端数据的提供源，也是组合逻辑 的输出端输出数据的接收者，这取决于系统处于运行的 哪个阶段。,第5章 VHDL高级设计技术-系统同步单元,同步系统具有很好的可控性，这是因为系统时钟提供了 一种时间窗的机制保证可有足够的时间让信号在逻辑门以 及

23、逻辑门之间的连线上传播，并最后成功锁存于寄存器。 在设计系统和选择正确的时钟周期时，要满足以下这两 个矛盾的需求 1、希望系统的时钟周期尽可能短，这样在固定的时间 内运算逻辑电路可以进行更多次的运算; 2、需要保证时钟定义的时间窗足够长以保证组合逻辑 的输出信号都能在当前时钟周期结束前以及下一个时钟周 期开始前到达目标寄存器。,第5章 VHDL高级设计技术-系统同步单元,同步系统具有以下的优点使得它成为数字集成电路系统 的首选： （1）同步系统易于理解，并且同步系统中的各个参数以 及变量都十分的明确，例如对于不同运算单元的执行的先 后顺序是确定的； （2）同步系统可以减少非确定因素诸如组合逻辑

24、的时延 （受系统运行的环境、负载以及输入信号的向量组合等的 影响）对系统的影响，这就保证了系统按照确定的行为运 行，并且保证系统正确执行了设计的算法；,第5章 VHDL高级设计技术-系统同步单元,（3）同步系统中不需要关心组合逻辑的输出毛刺，因为 寄存器只有在时钟的有效沿上才对组合逻辑的输出进行采 样，而同步系统可以确保这时组合逻辑的输出已经没有毛 刺。 （4）同步系统的状态完全由存储单元中所存储的数据所 决定，这大大简化了系统的设计、调试以及测试。,第5章 VHDL高级设计技术-系统同步单元,当然，同步系统也存在着下面一些缺点使得今天的同步 大规模集成电路设计变得更加富有挑战性： （1）同步

25、系统要求系统中的所有电路通路以其中最慢 的一条寄存器到寄存器通路的标准来工作（这也就是 说，同步系统中系统工作的速度取决于这些通路上具有 最大时延的组合逻辑，包含这样组合逻辑的通路称为最 坏情况下的关键路径。,第5章 VHDL高级设计技术-系统同步单元,在通常的大规模集成电路系统中，大多数的路径都具有 更小的时延，也就是可以采用更小的时钟周期。但是那些 具有最大时延的路径限制了系统时钟周期的长短，同时也 引入了对于整个系统速度的限制。有时候这种通路上时延 的非对称性是如此的富有戏剧性，以致于整个系统的速度 仅仅取决于少数几条速度非常慢的路径）。,第5章 VHDL高级设计技术-系统同步单元,（2

26、）同步系统中，时钟信号需要被分配到数以万计的分 布于系统各个地方的存储寄存器中，因此系统中很大一部 分的面积以及耗散的电能都被用于时钟分配网络并不 参与实际的计算功能的电路。 （3）同步系统的可靠性依赖于对于系统时延要求（包括 组合逻辑以及由电路互联线产生）的正确估计，如果系统 不能满足时延要求，将造成系统的不稳定甚至是不可用。,第5章 VHDL高级设计技术-系统同步单元,综上所述，因此同步电路的设计应遵循以下准则： 1）尽量在设计中使用单时钟，且走全局时钟网络。 在单时钟设计中，很容易就将整个设计同步于驱动时 钟，使设计得到简化。全局时钟网络的时钟是性能最优， 最便于预测的时钟，具有最强的驱

27、动能力，不仅能保证驱 动每个寄存器，且时钟漂移可以忽略。在多时钟应用中， 要做到局部时钟同步。,第5章 VHDL高级设计技术-系统同步单元,在实际工程中，应将时钟信号和复位信号通过FPGA芯 片的专用全局时钟引脚送入，以获得更高质量的时钟信号。 2）尽量避免使用混合时钟沿来采样数据或驱动电路。 使用混合时钟沿将会使静态时序分析复杂，并导致电 路工作频率降低。,第5章 VHDL高级设计技术-系统同步单元,3）避免使用门控时钟。如果一个时钟节点由组合逻辑驱动，那么就形成了门 控时钟，门控时钟常用来减少功耗，但其相关的逻辑不 是同步电路，即可能带有毛刺，而任何的一点点小毛刺 都可以造成D触发器误翻转

28、；此外，门控逻辑会污染时 钟质量，产生毛刺，并恶化偏移和抖动等指标。所以门 控时钟对设计可靠性有很大影响，应尽可能避免。 4）尽量不要在模块内部使用计数器分频产生所需时钟。,第5章 VHDL高级设计技术-异步单元,但是在实际的设计过程中，不可避免的要接触到异步单 元，比如在设计模块与外围芯片的通信中，跨时钟域的情 况经常不可避免。 异步时序单元指的是在设计中有两个或两个以上的时 钟，且时钟之间是不同频率或同频不同相的关系。而异步 时序设计的关键就是把数据或控制信号正确地进行跨时钟 域传输。 每一个触发器都有其规定的建立（setup）和保持 （hold）时间参数。在这个时间参数内，输入信号在时钟

29、 的上升沿是不允许发生变化的。如果信号的建立时间中对 其进行采样，得到的结果将是不可预知的，即亚稳态。,第5章 VHDL高级设计技术-异步单元,第5章 VHDL高级设计技术-异步单元,常用的同步策略，如双锁存器法、结绳法等，而作为异 步时序设计中的重点异步FIFO设计。 为了避免亚稳态问题，通常采用的方法是双锁存器法， 即在一个信号进入另一个时钟域之前，将该信号用两个锁 存器连续锁存两次，最后得到的采样结果就可以消除亚稳 态问题。b_clka_clkdata_datb_dat11b_dat2b_dat1数据变化静态同步a_datb_dat2,第5章 VHDL高级设计技术-逻辑结构的设计方法,逻

30、辑结构主要分为链状结构（Chain Architecture）和树状结构（Tree Architecture）。一般来讲，链状结构具有较大的时延，后者具有较小的时延。所谓的链状结构主要指程序是串行执行的，树状结构是串并结合的模式，具体如例3-7所示。表3-3给出具有链状结构和树状结构的4输入加法器的实现实例。,第5章 VHDL高级设计技术-逻辑结构的设计方法,第5章 VHDL高级设计技术-逻辑结构的设计方法,从上例可以明显看出树状结构的优势，它能够在同等 资源的情况下，缩减运算时延，从而提高电路吞吐量以节 省面积。在书写代码时，要尽量采用树状结构，以减少时 间延迟。,第5章 VHDL高级设计技

31、术-if和case语句的使用,if语句指定了一个有优先级的编码逻辑，而case语句生 成的逻辑是并行的，不具有优先级。 if语句可以包含一系列不同的表达式，而case语句比较 的是一个公共的控制表达式。 if-else结构速度较慢，但占用的面积小，如果对速度没 有特殊要求而对面积有较高要求，则可用if -else语句完成 编解码。 case结构速度较快，但占用面积较大，所以用case语句 实现对速度要求较高的编解码电路。,第5章 VHDL高级设计技术-if和case语句的使用,嵌套的if语句如果使用不当，就会导致设计的更大延 时，为了避免较大的路径延时，最好不要使用特别长的嵌 套if结构。如想

32、利用if语句来实现那些对延时要求苛刻的路 径时，应将最高优先级给最迟到达的关键信号。 有时为了兼顾面积和速度，可以将if和case语句合用。,第5章 VHDL高级设计技术-关键路径信号处理,在VHDL设计中，经常会遇到由于信号路径过长或信 号来的比较晚，从而造成建立时间不够的情况。这种引 起电路建立时间不够的信号路径就称为关键路径。在复 杂电路设计必须有效地处理关键信号，尽量减少其时 延，提高电路的工作频率。,第5章 VHDL高级设计技术-简单组合电路关键路径的提取方法,简单组合电路的关键路径提取方法就是拆分逻辑，将复 杂逻辑变成多个简单组合电路的进一步组合，缩减关键信 号的逻辑级数，如例3-

33、10所示。例3-10 简单关键电路的提取实例。对于语句： y = a and b and c or d and e and b; 从中可以看出，信号b为关键信号。现将其简单路径计 算，再经过关键路径逻辑。 temp= a and b and c and d; y = b and temp; 通过关键路径提取，将信号b的路径由2级变成1级。拆 分逻辑可通过复制逻辑，缩短那些组合路径长的关键信号 的路径延迟，从而提高工作频率。,第5章 VHDL高级设计技术-复杂触发块中关键路径的提取方法,对于触发模块中时间要求非常紧的信号，需要通过分布 提取方法，让关键路径先行，保证改写后的描述与原触发 块逻辑等

34、效。例3-11给出了提取并改善always模块中关键 信号的实例。,第5章 VHDL高级设计技术-复杂触发块中关键路径的提取方法,Process(w,x,y,z,in1,in2) Begin if(w=0) then if(x and (not(y and z) then out=in1; else out=in2; end if; elsif(y and z) then out=in1; else out=0; end if; end process;,第5章 VHDL高级设计技术-复杂触发块中关键路径的提取方法,其中，若z=0，则原代码等效于if (!w) out = in1; else

35、out =0;。若z=1，则源代码等效于if (!w 。对于信号y也有类似的分析结果，因此y、z都是关键信号。因此通过优先首先计算关键路径，改写为：,第5章 VHDL高级设计技术-复杂触发块中关键路径的提取方法,emp = y and z; Process(w,x,y,z,in1,in2) Begin if(temp=0) then if(x and (not w) then Out=in1; else Out=in2; end if; elsif(temp=1) then out=in1; else out=0; end process;,第5章 VHDL高级设计技术-由if语句造成的意外的

36、锁存器,【例3-12】给出使用if语句，但缺乏else分支而造成锁存器的情况。 Process(a,data) Begin If(a=1) then data_out=data_in; end if; End process;,第5章 VHDL高级设计技术-由if语句造成的意外的锁存器,【例3-12】给出了使用if语句,不缺少else分支而不会造成锁存器的情况。 Process(a,data) Begin If(a=1) then data_out=data_in; else data_out=0; end if; End process;,第5章 VHDL高级设计技术-由case语句造成的锁

37、存器,【例3-13】给出了在process块中使用case语句，由于缺乏others分支的VHDL描述。 Process(a,data_in1,data_in2) begin case a is when “00”= data_out data_out; end case; end process;,第5章 VHDL高级设计技术-由case语句造成的锁存器,【例3-13】给出了在process块中使用case语句，加入others分支的VHDL描述。 Process(a,data_in1,data_in2) begin case a is when “00”= data_out data_ou

38、tdata_out=0; end case; end process;,第5章 VHDL高级设计技术-模块划分的设计原则,自顶向下的层次化设计方法中最关键的工作就是模块 划分，将一个很大的工程合理地划分为一系列功能独立 的部分，且具备良好的协同设计能力，以便快速地实现 整个设计。此外，模块划分直接影响到所需的逻辑资源、 时序要求以及实现效率。其基本的原则如下所示：,第5章 VHDL高级设计技术-模块划分的设计原则,1、信息隐蔽、抽象原则 上一层模块只负责为下一层模块的工作提供原则和依 据，并不规定下层模块的具体行为，以保证各个模块的 相对独立性和内部结构的合理性，使得模块之间层次分 明，易于理

39、解、实施和维护。 2、明确性原则 每个模块必须功能明确，接口明确消除多重功能和无 用接口，整个设计过程中应具有统一的命名规范。,第5章 VHDL高级设计技术-模块划分的设计原则,3、模块时钟域区分原则 在设计中，经常采用多时钟设计，必然存在亚稳态，如 果处理不当，将会给设计的可靠性带来极大的隐患。这里 需要通过异步FIFO以及双口RAM来建立接口，尽量避免 让信号直接跨越不同时钟域。此外，由于时钟频率不同， 其时序约束需求也不同，可以将低频率时钟域划分到同一 模块，如多时钟路径等，则可以让综合器尽量节约面积。,第5章 VHDL高级设计技术-模块划分的设计原则,4、资源复用原则 在HDL设计中，

40、要将可以复用的逻辑或者相关逻辑尽 量放在同一模块，不仅可以节省硬件资源，还有利于优化 关键路径。但在实际中，不能为了资源复用而将存储器逻 辑混用。因为FPGA芯片生产商提供了各类存储器的硬件 原语，使设计所需资源最小化。从概念上讲，模块越大越 利于资源共享和复用，但庞大的模块在仿真验证时需要较 长的时间和较高的PC机配置，不利于修改，无法使用增 量设计模式。,第5章 VHDL高级设计技术-模块划分的设计原则,5、同步时序模块的寄存器划分原则 即在设计时，尽量将模块中的同步时序逻辑输出信 号以寄存器的形式送出，便于综合工具区分时序和组 合逻辑；并且时序输出打寄存器符合流水线设计思 想，能工作在更

41、高的频率，极大地提高模块吞吐量。,第5章 VHDL高级设计技术-IP核技术,现在的FPGA设计，规模巨大而且功能复杂，设计人员 不可能从头开始进行设计。现在采用的方式是，在设计中 尽可能使用现有的功能模块，除非没有现成的模块可以使 用时，设计人员才需要自己花时间和精力设计新的模块。 这些现有的功能模块，EDA设计人员把他们通常称为 IP（intellectual Property）核。IP核来源主要有三个方面： （1）前一个设计创建的模块； （2）FPGA生产厂商的提供； （3）第三方IP厂商的提供。,第5章 VHDL高级设计技术-IP核的分类,IP（Intelligent Property）

42、核是具有知识产权核的集成 电路芯核总称，是经过反复验证过的、具有特定功能的 宏模块，与芯片制造工艺无关，可以移植到不同的半导 体工艺中。到了SOC阶段，IP核设计已成为ASIC电路设 计公司和FPGA提供商的重要任务，也是其实力体现。 对于FPGA开发软件，其提供的IP核越丰富，用户的设计 就越方便，其市场占用率就越高。目前，IP核已经变成 系统设计的基本单元，并作为独立设计成果被交换、转 让和销售。,第5章 VHDL高级设计技术-IP核的分类,从IP核的提供方式上，通常将其分为软核、硬核和固核 这3类。从完成IP核所花费的成本来讲，硬核代价最大； 从使用灵活性来讲，软核的可复用使用性最高。,

43、第5章 VHDL高级设计技术-IP核的分类(软核),软核在EDA设计领域指的是综合之前的寄存器传输级 （RTL）模型；具体在FPGA设计中指的是对电路的硬件 语言描述，包括逻辑描述、网表和帮助文档等。软核只经 过功能仿真，需要经过综合以及布局布线才能使用。其优 点是灵活性高、可移植性强，允许用户自配置；缺点是对 模块的预测性较低，在后续设计中存在发生错误的可能 性，有一定的设计风险。软核是IP核应用最广泛的形式。,第5章 VHDL高级设计技术-IP核的分类(固核),固核在EDA设计领域指的是带有平面规划信息的网 表；具体在FPGA设计中可以看做带有布局规划的软 核，通常以RTL代码和对应具体工

44、艺网表的混合形式提 供。将RTL描述结合具体标准单元库进行综合优化设 计，形成门级网表，再通过布局布线工具即可使用。和 软核相比，固核的设计灵活性稍差，但在可靠性上有较 大提高。目前，固核也是IP核的主流形式之一。,第5章 VHDL高级设计技术-IP核的分类(硬核),硬核在EDA设计领域指经过验证的设计版图；具体在 FPGA设计中指布局和工艺固定、经过前端和后端验证的 设计，设计人员不能对其修改。不能修改的原因有两个： 首先是系统设计对各个模块的时序要求很严格，不允 许打乱已有的物理版图； 其次是保护知识产权的要求，不允许设计人员对其有 任何改动。 IP硬核的不许修改特点使其复用有一定的困难，

45、因此 只能用于某些特定应用，使用范围较窄。,第5章 VHDL高级设计技术-IP核的优化,最长见到的情况就是IP核的厂商从RTL级开始对IP进行 人工的优化。EDA的设计用户可以通过下面的几种途径购 买和使用IP模块： （1）IP模块的RTL代码； （2）未布局布线的网表级IP核； （3）布局布线后的网表级IP核。,第5章 VHDL高级设计技术-未加密的RTL级IP,在很少的情况下，EDA设计人员可以购买未加密的源 代码RTL级的IP模块，然后将这些IP模块集成到设计的 RTL级代码中。这些IP核已经经过了仿真、综合和验证。 但一般情况下，EDA设计人员很难得到复杂的IP核RTL级 的描述，如果

46、EDA人员想这样做的话，必须和IP核的提供 厂商签订一个叫NDA（nondisclosure agreements）的协议。 在这一级上的IP核，EDA人员很容易的根据自己的需 要修改代码，满足自己的设计要求。但是与后面优化后的 网表IP相比，资源需求和性能方面的效率会比较低。,第5章 VHDL高级设计技术- -加密的RTL级IP,Altera和Xilinx这样的公司开发了自己的加密算法和工 具，这样只有自己的FPGA厂商的工具加密后的RTL代码 只能由自己的综合工具进行处理。,第5章 VHDL高级设计技术-未布局布线的网表IP,对于EDA设计人员最普遍的方式就是使用未经加密布局 布线的LUT

47、/CLB网表IP。这种网表进行了加密处理，以 EDIF格式或者PLD厂商自己的专用格式。厂商已经对IP进 行了人工的优化，使得在资源利用和性能方面达到最优。 但是EDA设计人员不能根据自己设计要求对核进行适当的 裁减，并且IP模块同某一特定的PLD厂商和具体的器件联 系。,第5章 VHDL高级设计技术- -布局布线后的网表级IP,在一些情况下，EDA人员可能需要购买和使用布局布线后和加密的LUT/CLB网表级IP。布局布线后的网表级IP可以达到最佳的性能。在一些情况下，LUT、CLB和其它构成IP核的部分，它们内部的位置时相对固定的，但是它作为一个整体可以放在PLD的任意部分，并且它们有I/O

48、引脚的位置限制。在这种情况下，用户只能对其进行调用，不得对其进行任何的修改。,第5章 VHDL高级设计技术- IP核的生成,很多FPGA厂商提供了一个专门的IP核生成工具，有时候EDA厂商、IP厂商和一些独立的设计小组也提供了IP核生成工具。这些核生成软件是参数化的，由用户指定总线和功能单元的宽度和深度等参数。 当使用IP核生成器时，从IP模块/核列表中选择自己需要的一个IP核，然后设置相应得参数。然后，对一些IP核，生成器要求用户从功能列表张选择是否包含某些功能。比如，FIFO模块，需要用户选择是否进行满空的计数。通过这种设置方式，IP核生成器可以生成在资源需求和性能方面效率最高的IP核/模

49、块。 根据生成器软件的代码源和NDA的要求不同，核生成器输出可能是加密或未加密的RTL级源代码，也可能是未经布局布线的网表或布局布线的网表文件。,第5章 VHDL高级设计技术- IP核生成器,第5章 VHDL高级设计技术- IP核的应用(DCM),数字时钟管理模块（Digital Clock Manager，DCM） 是基于Xilinx的其他系列器件所采用的数字延迟锁相环 （DLL，Delay Locked Loop）模块。在时钟的管理与控 制方面，DCM与DLL相比，功能更强大，使用更灵活。 DCM的功能包括消除时钟的延时、频率的合成、时钟相 位的调整等系统方面的需求。DCM的主要优点在于：

50、 实现零时钟偏移（Skew），消除时钟分配延迟，并实现 时钟闭环控制；时钟可以映射到PCB上用于同步外部 芯片，这样就减少了对外部芯片的要求，将芯片内外的 时钟控制一体化，以利于系统设计。对于DCM模块来 说，其关键参数为输入时钟频率范围、输出时钟频率范 围、输入/输出时钟允许抖动范围等。,第5章 VHDL高级设计技术- IP核的应用-DCM符号,第5章 VHDL高级设计技术- IP核的应用-信号说明,在Xilinx芯片中，典型的DLL标准原型如图4-111所示， 其管脚分别说明如下： CLKIN（源时钟输入）：DLL输入时钟信号，通常来自 IBUFG或BUFG。 CLKFB（反馈时钟输入）：

51、DLL时钟反馈信号，该反馈 信号必须源自CL K0CLK2X，并通过IBUFG或BUFG相连。 RST（复位）：控制DLL的初始化，通常接地。 CLK0（同频信号输出）：与CL KIN无相位偏移；CL K90与CL KIN 有90度相位偏移；CL K180与CL KIN 有180 度相位偏移；,第5章 VHDL高级设计技术- -IP核的应用-信号说明,CLK270与CL KIN有270度相位偏移。 CLKDV（分频输出）：DLL输出时钟信号，是CLKIN 的分频时钟信号。DLL支持的分频系数为1.5，2，2.5， 3，4，5，8 和16。 CLK2X（两倍信号输出）：CLKIN的2倍频时钟信号

52、。 LOCKED（输出锁存）：为了完成锁存，DLL可能要检 测上千个时钟周期。当DLL完成锁存之后，LOCKED有效。,第5章 VHDL高级设计技术- IP核的应用-DCM,DCM共由四部分组成，如图M所示。 DLL模块； 数字频率合成器（DFS，Digital Frequency Synthesizer）； 数字移相器（DPS，Digital Phase Shifter）； 数字频谱扩展器（DSS，Digital Spread Spectrum）。,第5章 VHDL高级设计技术- -DLL模块,DLL主要由一个延时线和控制逻辑组成。延时线对时钟 输入端CLKIN产生一个延时，时钟分布网线将该

53、时钟分配 到器件内的各个寄存器和时钟反馈端CLKFB；控制逻辑 在反馈时钟到达时采样输入时钟以调整二者之间的偏差， 实现输入和输出的零延时,具体工作原理是：控制逻辑在 比较输入时钟和反馈时钟的偏差后，调整延时线参数，在 输入时钟后不停地插入延时，直到输入时钟和反馈时钟的 上升沿同步，锁定环路进入“锁定”状态，只要输入时钟不 发生变化，输入时钟和反馈时钟就保持同步。DLL可以被 用来实现一些电路以完善和简化系统级设计，如提供零传 播延迟，低时钟相位差和高级时钟区域控制等。,第5章 VHDL高级设计技术- DFS-数字频率合成器,DFS可以为系统产生丰富的频率合成时钟信号，输出信号为CLKFB和C

54、LKFX180，可提供输入时钟频率分数倍或整数倍的时钟输出频率方案，输出频率范围为1.5320 MHz（不同芯片的输出频率范围是不同的）。这些频率基于用户自定义的两个整数比值，一个是乘因子（CLKFX_ MULTIPLY），另外一个是除因子（CLKFX_ DIVIDE），输入频率和输出频率之间的关系为： 比如取CLKFX_MULTIPLY = 3，CLKFX_DIVIDE = 1，PCB上源时钟为100 MHz，通过DCM 3倍频后，就能驱动时钟频率在300 MHz的FPGA，从而减少了板上的时钟路径，简化板子的设计，提供更好的信号完整性。,第5章 VHDL高级设计技术-数字移相器,DCM具有

55、移动时钟信号相位的能力，因此能够调整I/O 信号的建立和保持时间，能支持对其输出时钟进行0度、 90度、180度、270度的相移粗调和相移细调。其中，相移 细调对相位的控制可以达到1%输入时钟周期的精度（或 者50 ps），并且具有补偿电压和温度漂移的动态相位调节 能力。对DCM输出时钟的相位调整需要通过属性控制 PHASE_SHIFT来设置。PS设置范围为-255到+255，比如 输入时钟为200 MHz，需要将输出时钟调整+ 0.9 ns的话， PS =（0.9ns/ 5ns）256 = 46。如果PHASE_ SHIFT值是 一个负数，则表示时钟输出应该相对于CLKIN向后进行相 位移动

56、；如果PHASE_SHIFT是一个正值，则表示时钟输 出应该相对于CLKIN向前进行相位移动。,第5章 VHDL高级设计技术-数字频谱合成器,Xilinx公司第一个提出利用创新的扩频时钟技术来减 少电磁干扰（EMI）噪声辐射的可编程解决方案。最先在 FPGA中实现电磁兼容的EMI Control技术，是利用数字扩 频技术（DSS）通过扩展输出时钟频率的频谱来降低电磁 干扰，减少用户在电磁屏蔽上的投资。数字扩频（DSS） 技术通过展宽输出时钟的频谱，来减少EMI和达到FCC要 求。这一特点使设计者可极大地降低系统成本，使电路板 重新设计的可能性降到最小，并不再需要昂贵的屏蔽，从 而缩短了设计周期

57、。,第5章 VHDL高级设计技术- IP核的应用-块RAM存储器,Xilinx公司提供了大量的存储器资源，包括了内嵌的 块存储器、分布式存储器以及16位的移位寄存器。利用这 些资源可以生成深度、位宽可配置的RAM、ROM、FIFO 以及移位寄存器等存储逻辑。其中，块存储器是硬件存储 器，不占用任何逻辑资源，其余两类都是Xilinx专有的存 储结构，由FPGA芯片的查找表和触发器资源构建的，每 个查找表可构成16* 1位的分布式存储器或移位寄存器。 一般来讲，块存储器是宝贵的资源，通常用于大数据量的 应用场合，而其余两类用于小数据量环境。,第5章 VHDL高级设计技术-IP核的应用-块RAM存储

58、器组成和功能介绍,在Xilinx FPGA中，块RAM是按照列来排列的，这样保 证了每个CLB单元周围都有比较接近的块RAM用于存储 和交换数据。与块RAM接近的是硬核乘加单元，这样不 仅有利于提高乘法的运算速度，还能形成微处理器的雏 形，在数字信号处理领域非常实用。例如，在Spartan 3E 系列芯片中，块RAM分布于整个芯片的边缘，其外部一 般有两列CLB，如图4-120所示，可直接对输入数据进行 大规模缓存以及数据同步操作，便于实现各种逻辑操作。,第5章 VHDL高级设计技术- IP核的应用-块RAM存储器组成和功能介绍,第5章 VHDL高级设计技术- IP核的应用-块RAM存储器组成

59、和功能介绍,块RAM几乎是FPGA器件中除了逻辑资源之外用得最 多的功能块，Xilinx的主流 FPGA芯片内部都集成了数量 不等的块RAM硬核资源，速度可以达到数百兆赫兹，不 会占用额外的CLB资源，而且可以在ISE环境的IP核生成 器中灵活地对RAM进行配置，构成单端口RAM、简单双 口RAM、真正双口RAM、ROM（在RAM中存入初值）和 FIFO等应用模式，如图4-121所示。同时，还可以将多个 块RAM通过同步端口连接起来构成容量更大的块RAM。,第5章 VHDL高级设计技术- IP核的应用-单端口RAM模式,单端口RAM的模型如图4-122所示，只有一个时钟源 CLK，WE为写使能

60、信号，EN为单口RAM使能信号，SSR 为清零信号，ADDR为地址信号，DI和DO分别为写和读 出数据信号。,第5章 VHDL高级设计技术- IP核的应用-单端口RAM模式,第5章 VHDL高级设计技术- IP核的应用-单端口RAM模式,单端口RAM模式支持非同时的读写操作。同时 每个块RAM可以被分为两部分，分别实现两个独立的单 端口RAM。需要注意的是，当要实现两个独立的单端口 RAM模块时，首先要保证每个模块所占用的存储空间小 于块RAM存储空间的1/2。在单端口RAM配置中，输出只 在read-during-write模式有效，即只有在写操作有效时，写 入到RAM的数据才能被读出。当输

61、出寄存器被旁路时， 新数据在其被写入时的时钟上升沿有效。,第5章 VHDL高级设计技术- IP核的应用-简单的双端口RAM,简单双端口RAM模型如图4-123所示，图中上边的端 口只写，下边的端口只读，因此这种RAM也被称为伪双 端口RAM（Pseudo Dual Port RAM）。这种简单双端口 RAM模式也支持同时的读写操作。 块RAM支持不同的端口宽度设置，允许读端口宽度与 写端口宽度不同。这一特性有着广泛地应用，例如：不同 总线宽度的并串转换器等。在简单双端口RAM模式中， 块RAM具有一个写使能信号wren和一个读使能信号rden， 当rden为高电平时，读操作有效。当读使能信号无

62、效时， 当前数据被保存在输出端口。 当读操作和写操作同时对 同一个地址单元时，简单双口RAM的输出或者是不确定 值，或者是存储在此地址单元的原来的数据。,第5章 VHDL高级设计技术- IP核的应用-简单的双端口RAM,第5章 VHDL高级设计技术- -IP核的应用-真正双端口RAM模式,真正双端口RAM模型如图4-124所示，图中上边的端 口A和下边的端口B都支持读写操作，WEA、WEB信号为 高时进行写操作，低为读操作。同时它支持两个端口读写 操作的任何组合：两个同时读操作、两个端口同时写操作 或者在两个不同的时钟下一个端口执行写操作，另一个端 口执行读操作。,第5章 VHDL高级设计技术

63、- -IP核的应用-真正双端口RAM模式,真正双端口RAM模式在很多应用中可以增加存储带宽。 例如，在包含嵌入式处理器MiroBlaze和DMA控制器系统 中，采用真正双端口RAM模式会很方便；相反，如果在 这样的一个系统中，采用简单双端口RAM模式，当处理 器和DMA控制器同时访问RAM时，就会出现问题。真正 双端口RAM模式支持处理器和DMA控制器同时访问，这 个特性避免了采用仲裁的麻烦，同时极大地提高了系统的 带宽。,第5章 VHDL高级设计技术- IP核的应用-真正双端口RAM模式,一般来讲，在单个块RAM实现的真正双端口RAM模式 中，能达到的最宽数据位为36比特*512，但可以采用

64、级联 多个块RAM的方式实现更宽数据位的双端口RAM。当两 个端口同时向同一个地址单元写入数据时，写冲突将会发 生，这样存入该地址单元的信息将是未知的。要实现有效 地向同一个地址单元写入数据，A端口和B端口时钟上升 沿的到来之间必须满足一个最小写周期时间间隔。因为在 写时钟的下降沿，数据被写入块RAM中，所以A端口时钟 的上升沿要比B端口时钟的上升沿晚到来1/2个最小写时钟 周期，如果不满足这个时间要求，则存入此地址单元的数 据无效。,第5章 VHDL高级设计技术- IP核的应用-真正双端口RAM符号,第5章 VHDL高级设计技术- IP核的应用-ROM模式,块RAM还可以配置成ROM，可以使

65、用存储器初始化 文件（.coe）对ROM进行初始化，在上电后使其内部的 内容保持不变，即实现了ROM功能。,第5章 VHDL高级设计技术- IP核的应用-FIFO模式,FIFO即先入先出，其模型如图4-125所示。在FIFO具体 实现时，数据存储的部分是采用简单双端口模式操作的， 一个端口只写数据而另一个端口只读数据，另外在RAM （块RAM和分布式RAM）周围加一些控制电路来输出指 示信息。FIFO最重要的特征是具备“满（FULL）”和“空 （EMPTY）”的指示信号，当FULL信号有效时（一般为 高电平），就不能再往FIFO中写入数据，否则会造成数据 丢失；当EMPTY信号有效时（一般为高电平），就不能 再从FIFO中读取数据，此时输出端口处于高阻态。,第5章 VHDL高级设计技术- -IP核的应用-FIFO符号,习题,1、说明逻辑复制和复用技术的原理和应用方法。 2、说明并行和流水线的概念，并举例说明其应用。 3、说明同步单元和异步单元的概念。 4、说明同步单元的优点、缺点及设计规则。 5、说明异步单元的处理方法。 6、说明IF和CASE语句的区别和应用。 7、说明在使用IF和CASE语句中防止产生锁存器的方法。 8、说明关键路径的概念，并举例说明处理关键路径的方 法。 9、说明IP核的分类和优化的技术。 10、举例说明IP核的生成过程。 11、举例说明IP核的应用。,