优秀毕业论文_AD转换器参考电压模块的版图设计

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1、AD转换器参考电压模块的幅员设计摘 要幅员设计是决定良率上下的一个重要环节，按设计自动化程度来分,可将幅员设计方法分成手工设计和自动设计两大类。按照对布局布线位置的限制和布局模块的限制来分, 那么可把设计方法分成全定制和半定制两大类。由于制造工艺水平的提高，特征尺寸的减小，各种寄生参数对电路的影响也越来越大，在幅员设计中有越来越多的问题要考虑。本文首先是分析比拟了各种高速模数转化器的特点之后采用Cadence公司的Virtuoso定制设计平台，使用全定制的的方法对一个ADC参考电压电路进行幅员设计，ADC参考电压电路使用了cmos工艺，量程为0.5V，在幅员时调用Cadence公司提供的90n

2、m标准cmos工艺库,用Spectre工具对电路进行了性能分析和仿真,并在Cadence公司提供的工艺文件下完成了幅员设计，详细的分析了幅员设计的过程，介绍了DRC规那么和LVS，然后使用Assura工具进行DRC和LVS验证，进行仿真的验证,证明本论文的幅员设计完全符合要求。在最后还对一些DRC和LVS错误进行了分析。关键词：参考电压电路 幅员设计 cmos 工艺 全定制 后仿真AbstractLayout design is an important part of the rate decision according to the degree of automation design

3、, and layout design methods can be divided into the design manual and automatic design of two categories. According to the place and route location and layout of the restrictions to limit the sub-module, the design methods can be divided into full-custom and semi-custom two categories. Since raising

4、 the level of manufacturing technology, feature size decreases, the various parameters on the circuit parasitic effects also growing in the territory of the design of a growing number of issues to consider.This paper is a comparative analysis of the characteristics of digital converter using Cadence

5、 Virtuoso company, use the custom design platform for a method of customized reference voltage circuit ADC layout design,. ADC reference voltage circuit to maintain the use of the cmos technology, Range for 0.5 V, called the Cadence companies to provide standard cmos 90 nm process for using the tool

6、s Spectre circuit performance analysis and simulation, and Cadence technology companies to provide the documents to complete the layout, a detailed analysis of the layout design process, the DRC rules are introduced and use of Assura Tools DRC and LVS verification,and simulation test to prove that t

7、he layout of the paper fully meet the requirements. In the end, some mistakes of LVS DRC and analyzed.Key Words：reference voltage circuit layout design cmos technology full-custom post layout simulation.目 录摘 要IAbstractII1绪论11.1本课题研究的意义12幅员设计方案2幅员设计工具简介23模拟数字转换器ADC简介3工作原理3模数转换器的种类4全并行结构模数转换器5两步式模数转换器

8、6流水线模数转换器8流水线模数转换器的体系结构94电路分析11参考电压电路11电路模拟仿真结果115幅员设计14 CMOS工艺概述14单元幅员设计15 90nm制造工艺综述155.2.2电容的幅员设计16 MOS管的幅员设计17电阻的幅员设计19保护环设计20天线效应的分析21衬底噪声分析225.6 MOS管的匹配分析23幅员的总体设计23估算芯片面积23电源规划275.7.3 布局285.7.4 布线295.7.5 幅员优化31幅员356物理验证38设计规那么检查386.1.1 DRC规那么介绍386.1.2 DRC操作416.2 电路规程检查436.2.1 LVS介绍436.2.2 LVS

9、操作447幅员错误分析46错误分析46错误46错误47错误487.2 LVS错误分析498总结及讨论51参考文献52附 录53致 谢551 绪论1.1 本课题研究的意义集成电路的出现与飞速开展彻底改变了人类文明和人们日常生活的面目。集成电路是电子电路，但它又不同于一般意义上的电子电路，它把成千上百的电子元件包括晶体管，电阻，电容甚至电感集成在微小的芯片上，正是这种奇妙的设计和制造方式使它为人类社会的进步创造了空前绝后的器件，而使这种奇迹变为现实的是集成电路幅员设计。幅员是集成电路设计的最后截断的产物，幅员设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并排列互连，以设计出一套供IC制造

10、工艺使用的光刻掩模版的图形，称为幅员或工艺复合图集成电路幅员设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能，本钱与功耗。近年来迅速开展的计算机，通信，嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路幅员的精心设计，一个优秀的幅员设计者对于开发超性能的集成电路是极其关键的。集成电路幅员设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的根底知识。但它更需要设计者的创造性，空间想象力和耐心，需要设计者长期工作的经验和知识的积累，需要设计者对日新月异的集成电路开展密切关注和探索。然而，集成电路幅员设计不仅仅是

11、一门技术，还是一门艺术。设计出一套符合设计规那么的“正确幅员也许并不困难，但要设计出最大程度表达高性能低功耗低本钱，能实际可靠工作的芯片幅员却不是一朝一夕能学会的事情。最初，集成电路幅员设计是在一种称为Myler的特殊纸张上用手工绘制的，这是一项既耗时有耗力的工作。市场的需求和技术上的进步，急迫需求人们开发出一套软硬件的解决方案来加快芯片的面市时间，尤其是是整个幅员设计过程自动化。此外，最终掩膜对精确性的要求，也在不断促使幅员设计计算化。但是在复杂的场合，有些程序的应用遇到了阻力，需要人工干预帮助解决问题。人工设计得到的器件幅员密度一般高于自动化幅员设计和布线程序所得到的密度，因而人机交互式幅

12、员设计和布线程序得到了广泛的应用。目前集成电路幅员设计的工具很多，以cadence，mentor和synopsis等公司的产品占据了软件工具市场的90%以上的份额，国内有华大公司自主研发的九天软件系统。2 幅员设计方案2.1 幅员设计工具简介Cadence公司的virtuoso定制设计平台是一个全面的系统，能够加速差异化定制芯片的精确设计。个人消费电子和无线产品已经成为当今世界电子市场的主导力量.这些设备对于新功能和特性的无止境的要求促进了RF，模拟和混合信号应用设备的前所未有的开展。为创造满足该需求的新产品，IC设计师必须掌握精确的模拟数值电压，电流，电荷，以及电阻与电容等参数值的持续比率。

13、这就是企业采用定制设计的时候。全定制设计在让性能最大化的同时实现面积和功耗的最小化。尽管如此，它需要进行大量的手工作业，需要一批有着极高技能的特定工程师。此外，定制模拟电路对于物理效应更为敏感，而这在新的纳米工艺节点上进一步加强。为简化设计定制IC的流程，并将其整合到终端产品中，半导体和系统公司需要精密的软件和流程方法，以达成迅速上市和迅速量产的目标。Vrituoso定制设计平台提供了极其迅速而保证芯片精确的方式，进行定制模拟，RF和混合信号IC的设计。主要优点：通过数据库上的集成产品，解决了跨越各工艺节点的复杂设计要求，自动化约束管理有助于维持流程内以及广泛分布于设计链内的设计意图，高速全面

14、的模拟引擎实现约束精炼全新的底层编辑器让设计团队可以在芯片实现之前探索多种设计结构，新的幅员布置技术和DFM相结合，提供了尽可能最正确，最具差异化的定制芯片。Virtuoso幅员编辑器，在层次化的多窗口环境中使用全套用户配置和简单易用的纯多边形幅员编辑特性来加快设计全定制。通过可选的参数化单元pcell和强大的具有直接访问数据库功能的脚本语言SKILL，工具配置与其他相互操作可以获得额外加速性能。易于生成和导航复杂设计，支持无限的层次及多窗口编辑环境加速幅员输入，使用简单易用和便易于访问的编辑功能。使用Pcell提高生产率与进行设计优化。OpenAccess数据库可高效，高性能地处理大型设计。

15、完全层次化的窗口编辑环境Virtuoso幅员编辑器提供在任一编辑会话中翻开多个单元或模块的能力，或在同一设计不同视图帮助确认复杂一致性。集成的全局视窗是个直观的导航助手，能在总体设计上下文内定位放大的详细区域。优化性能的选择，缩，重画和其他常用的命令提高幅员设计生产率。Virtuoso Analog Design Envrionment(Virtuoso ADE)：Virtuoso模拟电路设计环境是Virtuoso全定制设计平台上的模拟设计与仿真环境，它是业界事实上的标准环境，用于仿真和分析全定制的模拟集成设计电路设计以及射频电路设计。3 模拟数字转换器ADC简介由于微电脑系统具备了快速运算，

16、存储数据的能力，现在的机电系统中，微电脑所制作而成的控制器controller早已取代了旧时纯机械式或是电机机械式的控制机构。微电脑内部之讯号模式，皆为数字讯号，即通常所谓的逻辑0或1，逻辑0代表低电位，通常在微电脑系统中为0伏特，逻辑1代表高电位，通常在微电脑系统中为5伏特。然而在自然界中的物理现象，当予以数量化之后往往是呈现连续的模拟讯号，因此假设将外界物理量的变化量传入微电脑中进行运算，或是要由微电脑输出命令驱动装置时，就需要将讯号进行转化处理，图1即为利用微电脑控制系统的机电装置的数据讯息处理流程。图1ADC模拟/数字转换过程可以用图2表示，过程主要有两项，首先要对欲转换的数据进行取样

17、与保存Sampling and Holding,然后再将汲取到的数据加以量化Quantization，如此就完成了数据的转换。其中的取样的目的在于将原始模拟数据一一提取，因此取样频率Sampling grate越高那么讯号越不容易失真，亦即分辨率越高；量化的目的那么是在于将取样所获得的数据以0与1的组合予以编码，同样的量化的位数越高那么分辨率越高。图2图3那么为ADC内部电路概念图，在图中开关S往复切换将输入Vi讯号取样，并且利用电容器C将取样后的讯号加以保存，然而在下一次取样后电容器的数据将会被更新，因此需要在下一次取样前将数据完成量化存储在微电脑的记忆单元中。图3另一方面，为了要提高取样率

18、已经转换的效率，在真实的电路设计上，往往利用多组的取样保存回路，或是加上不同的比拟电路至设计中，目前ADC大致有四类的设计，分别是：回馈型feedback-type converter,双斜率型(dual-slope converter)，并联型parellel or flash converter,以及电容充电型charge-redisterbution converter,各类型ADC在转换效能与单位本钱方面各有优缺点，例如就转化速度而言以并联ADC速度最快，而以分辨率而言那么以双斜率型ADC较高。在A/D转换器的开展过程中，出现了许多中体系结构。不同的结构侧重于不同的需求，有的侧重于高精

19、度，有的侧重于低功耗，有的侧重于低硬件消耗。在当今各种A/D转换器中，按根本的转换原理划分，可分为奈奎斯特(Nyquist ) A/D转换器和过采样Oveisampling) A/D转换器。对于分为奈奎斯特(Nyquist ) A/D转换器，其主要特征是：每一个被采样的模拟信号都被转换为唯一与之相对应的数字信号，即采样速率和转换速率相同。而过采样型是一类通过提高过采样比采样速率与转换速率的比值来到达高动态范围的分为A/D转换器。在目前所有的A/D转换器中，过采样是精度最高的，但由这类转换器从本质上是通过牺牲速度来换取高动态范围的，所以它的转换速率较低一般小于10MS/s，这种转换器广泛用于音频

20、处理，图像处理等低速，高动态范围领域。目前，大多数的高速A/D转换都属于Nyquist型，其中包括快闪型，两步型，主从型，折叠插值型，积分型和流水线型等。表2.1是简单概括和比拟了上述各个模数转换器结构和性能特点，同时明显的表达了模数转换器在速度，精度，功耗这三方面是重要的约束条件，他们之间并相互独立，而是存在相互联系，相互制约的辨证关系。任何一个体系结构的模数转换器都无法使上述三个约束条件同时到达最优，而只能在它们之间折中。结构速度精度功耗典型应用全并行内插式快快低低高较高通信，雷达，高速数据读取两步式折叠式流水线较快中等中等数据通信，视频等逐次比拟型算法型积分型中等较高较低音频，自动控制，

21、仪表等过采样型较慢高中音频，通信等可见，在数据转换速率较高的场合几十MHZ以上可以采用全并行，内插型，两步型，折叠式，流水线等模数转换器结构。结合高速高精度的设计要求，流水线式模数转换器在几个约束条件之间折中，而且功耗相对较低，因此是关注的重点。全并行结构的模数转换器最早出现于1969年，这种转换器的特点是结构十分简单，而且速度非常快，缺点是分辨率不高，一般在10比特以下，因此在目前的情况下，这种结构主要应用于高速，中等分辨率领域。根本的全并行模数转换器通常是-1个并行比拟器，参考电压和二进制译码电路组成的。基准间隔为/(即LSB)。如图2.1所示该电路采用并行比拟方式，模拟输入信号送入每个比

22、拟器，并于电阻分压网络提供的参考电压分别进行比拟，然后把比拟结果输入优先编码的译码器进行编码，并最终输出N位二进制代码。这种结构的模数转换器实现一次变化只需要比拟一次，所以其变换速度非常快，但是其缺点也是十清楚显的，那就是需要的比拟器的个数将随着转换器的位数n的增加而指数增加的。对于一个10比特全并行结构的模数转换器，需要1023个比拟器，这将消耗相当可观的功耗，占有的芯片面积和输入电容也与分辨率成指数关系；其次如此多的比拟器都要靠一个采样保持电路驱动，相当于采样保持电路带了一个非常大的电容，这将使其建立时间显著增加，从而使A/D转换器的速度变慢；第三，每一个比拟器的失调误差和电阻之间的匹配误

23、差都将在A/D转换器中引入非线形误差，因此必须控制在1/2 LSB之内，对于一个10比特精度的A/D转换器来说，要将误差控制在范围内是相当困难的，因此，比拟器的输入失调限制了全并行模数转换器所能到达的分辨率。为了提高它的分辨率，可以采取一些补偿措施，如采用自校零技术等。但是分辨率的提高是以速度的降低为代价的。所以，在CMOS工艺中，这种结构主要用来设计高速，中低分辨率的ADC。为了提高分辨率，并能保持较高的转换速率，在全并行模数转换结构的根底上，两步式结构模数转换器被提出，它的体系结构如图2.2所示，这种A/D转换器由一个采样/保持放大器SHA,两级位数相同的全并行模数转换器分别用于高位和低位

24、量化，一个D/A转换器和一个减法器构成。全并行结构只需一步就得到完整的一组数据，而它一共需要两步才能产生一组数据。在第一步，采样/保持电路输入信号，在保持阶段，第一个模数转换器对信号进行量化，产生高位的数据(MSB),然后一个D/A转换器把这个数据变回模拟信号，并与输入的模拟信号相减。第二步，减出的余量送入第二级模数转换器中量化，并产生低位的数据LSB。最终输出的数据由高位数据和低位数据组成，由于低位数据的产生要经过两次A/D变换，因此两步式结构的转换时间要比全并行的结构长一些，但是仍然是非常快的。然而，由于两步快闪需要的比拟器远远少于同样位数的全快闪结构，因此大大地节省了功耗和芯片面积例如，

25、同样是10位分辨率，全快闪需要1023个比拟器，而两步快闪由于每一个的比拟位数都是5位，所以仅需要31+31=62个。两步式模数转换器的主要优点是减少了比拟器的数目，因此它消耗的功耗，占有的芯片面积和输入电容都比全并行的模数转换器小。不过，由于两次子模数转换都需要在采样保持电路的保持周期进行，因此需要三个时钟周期完成一次转换，整体转换周期长，转换速率不高：信号在通信中增益，第二级比拟器精度要求较高，不利于设计设计。两步快闪结构经常被用于8位以上分辨率的高速应用中。为了改良两步式结构的缺乏，图2.3是一种改良的两步式结构。与图2.2的结构相比，它在余量输出和低位子模数转换器之间增加一个采样/保持

26、电路在同步时钟控制下工作。在第一个周期，输入采样/保持电路SHI对模拟输入信号采样，并把采样的值保持到余量计算完成，完成高位数据的量化；在第二周期，期间保持电路SH2保持余量值，同时低位A/D转换器进行转换的同时。显然，由于增加了级间采样/保持电路，在低位A/D转换的同时，输入采样电路可以进行下一次采样。这样，高位和低位快闪被级间采样/保持电路分成了两级，分别独立地进行高位和低位转换，因此使速度比改良提高了近一倍。由于对高位和低位的转换相差一个周期，为了保证数据同步，要在高位数据后加一个移位存放器对其延迟。这样，在模拟输入信号和数字输出信号之间会有2个周期的延迟，这个延迟被称为转换器的“lat

27、ency上面的这种操作方式就是所谓的流水线操作方式，改良的两步式模数转换器的结构其实就是流水线模数转换器的雏形。它克服了两步快闪结构上的缺陷，充分地利用了硬件资源，是速度和 精度到达了几乎完美的优化。1987年，第一个单片集成的CMOS流水线A/D转换器被设计成功。此后的十几年，这种结构获得了不断改良，成为高速，高精度A/D转换器的主流产品。流水线行ADC主要是针对全并行ADC的上诉缺点，在改良两步式模数转换器的根底上面，把模数变换分成了几个子变换局部来实现的。如图2.4所示，流水线结构模式周期有m级流水线来构成，每一级都包含了采样保持电路。低分辨率的子模数转换器，子模数转换器电路，余量和增益

28、电路最后一局部没有DAC。电路工作时，前一级采样保持电路采集样本信号一路送入与其配套的子模数转换器变为k位二进制数字信号，另一路送入减法器与相应k位的子模数转换电路输出的信号相减，其结果经过放大后送入下一级采样保持电路，接着实现与前一级相同的运算与变换过程。最后，由数字误差校正电路对每局部子模数转换器输出的数字信号统一进行校正，并最终输出n位二进制代码信号。由于每级都有内部的采样保持电路，所以它们能够同时进行数据的转换，这就保证了流水线模数转换器每个时钟周期产生一次转换输出。从整个转换过程来看，流水线工作方式可以看做是串行的，但就每一步转换来看，是并行工作的。因而总的最大转换速率取决于单级电路

29、的最大速度，而且，总的转换速率与流水线的级数没有关系。总之，流水线模数转换器所完成的功能就是一个不断地求商取余数，并把余数放大相应的倍数，然后重复相同的操作。直到到达最终所需要的结果l流水线结构的最大优势在于速度，精度，功耗等方面的很好的平衡，而且可以工作在更低的电压条件下。两步式转换器虽然到达了降低硬件消耗的目的，但是它所需要的比拟器数目仍然和转换器的分辨率成指数关系。而且在第二个模数转换器中需要更高精度的比拟器。与两步式主要的不同之处在于：1流水线结构每一级均有采样保持电路，所以各级可以同步处理，提高数据输出的效率，这也正是流水线的概念。2级间放大器的增益大于1，后级的非线性效应会被前级的

30、增益所衰减，降低后级电路的要求以进一步优化功耗和面积。3数字校正算法和亢余校正的技术，可以把电路非理想因素对线性的影响减到最小，放宽比照拟器失调的要求，可以采用动态比拟器减小功耗。基于以上的这些特点，流水线行模数转换在保持较高转换速率的同时，其他路规模和功耗与分辨率接近线性关系而不是随分辨率提高大幅指数增加。流水线结构的根本思想就是把总体上要求的转换精度平均分配到每一级，每一级的转换结果合并在一起可以得到最终的转换结果。流水线结构的转化率几乎与级数无关。每一级可以有不同的位数，最简单的1位，每一级只要1个比拟器，缺点是没有校准位：对于7位以上精度的转换器，必须要有校准功能。每一级的亢余放大器放

31、大输入信号与D/A转换器的输出信号的差值电压是整个电路的主要颈瓶：随着每一级位数的增加，放大器增益G要求增大，同时，带宽也将按同比例大幅减小。因此，如何确定流水线的每级转换位数是一个重要的问题，流水线结构的模数转换器每一级所完成的转换精度依赖于具体应用中要求的转换速度和转换精度。因为它决定了为到达所要求的精度系统所需要的级数和级间增益倍数。这些又决定了表达如何在面积和转换速度间取舍。研究单级分辨率与线性的关系，可以得出结论：从线性度的角度出发，希望大的单级分辨率，但假设A/D转换器采用了亢余位和数字校正，且级间增益至少为2，那么其对线性度的作用不大。一般来说，一些低速高精度的模数转换器往往每级

32、的转换精度较高，比方说每级4比特，而一些对速度要求较高的模数转换器往往每级的转换精度较低，最低的就是2比特。对于N位的转换精度，流水线每一级内部需要一个放大倍数2的放大器来放大余数。这一放大器的带宽决定了整个模数转换器信号通道的带宽。由于运算放大器的增益带宽乘积在一定的功耗和一定的工艺下市根本恒定的，所以放大器的闭环放大倍数越低，放大器的带宽也就越大，这个模数转换器的能到达的速度也就越高。2比特/级的流水线结构非常简单，通道带宽最大，而且在设计过程中可以共用或者节省很多部件，因此一度获得广泛的应用。从单机分辨率与速度，功耗的关系看，低采样率下，采用大的单级分辨率功耗较小，但存在与工艺相关的拐点

33、频率，超过它之后，较小的单级分辨率功耗较小。在高频AD转换器设计中，采用最小的单级分辨率能获得最大的转化率及最小的芯片功耗。4 电路分析这是参考电压模块的原理图图4.1这个电路的输入为前一模块采样保持电路模块的两个相位差为180度的输出，通过ref10引脚输入10uA的电流，流过10个相互串联的电阻产生一个0.5V的量程。这个电路的两个输入信号产生一个共模信号，通过adc_cascode_opamp模块产生一个参考电压量程的原点。在我们完成原理图输入，设置好元器件的参数后我们把电路做成一个sample 模型S/H，新建一个电路，参加鼓励信号，如图4.2 所示：进行参数设置如图图4.3使用 Sp

34、ectre 工具，对电路仿真，进行瞬态分析，仿真波形如图图4.45 幅员设计5.1 CMOS工艺概述CMOS 工艺技术是当代 VLSI 工艺的主流工艺技术，它是在 PMOS 与 NMOS 工艺根底上发 展起来的。其特点是将NMOS器件与 PMOS 器件同时制作在同一硅衬底上。CMOS 工艺技术一般可分为三类，即 P 阱CMOS工艺，N阱CMOS工艺，双阱CMOS 工艺P 阱 CMOS 工艺以N型单晶硅为衬底，在其上制作 P 阱。NMOS 管做在 P 阱内，PMOS 管做在N型衬底上。P 阱工艺包括用离子注入或扩散的方法在 N 型衬底中掺进浓度足以中和 N 型衬底并使其呈 P 型特性的 P 型杂

35、质，以保证 P 沟道器件的正常特性。阱杂质浓度的典 型值要比 N 型衬底中的高 510 倍才能保证器件性能。然而 P 阱的过度掺杂会对 N 沟道晶体管产生有害的影响，如提高了背栅偏置的灵敏度，增加了源极和漏极对 P 阱的电容等。 电连接时，P 阱接最负电位，N 衬底接最正电位，通过反向偏置的 PN 结实现 PMOS 器件和 NMOS 器件之间的相互隔离。P 阱 CMOS 芯片剖面示意图 5.1。N 阱 CMOS 正好和 P 阱 CMOS 工艺相反，它是在 P 型衬底上形成 N 阱。因为 N 沟道器件 是在 P 型衬底上制成的，这种方法与标准的 N 沟道 MOS(NMOS)的工艺是兼容的。在这种

36、情 况下，N 阱中和了 P 型衬底，P 沟道晶体管会受到过渡掺杂的影响。早期的 CMOS 工艺的N 阱工艺和 P 阱工艺两者并存开展。但由于 N 阱 CMOS 中 NMOS 管直接在 P 型硅衬底上制作，有利于发挥 NMOS 器件高速的特点，因此成为常用工艺 。N 阱 CMOS 芯片剖面示意图 5.2。随着工艺的不断进步，集成电路的线条尺寸不断缩小，传统的单阱工艺有时已不满足 要求，双阱工艺应运而生。通常双阱 CMOS 工艺采用的原始材料是在 N+或 P+衬底上外延一 层轻掺杂的外延层，然后用离子注入的方法同时制作 N 阱和 P 阱。使用双阱工艺不但可以 提高器件密度，还可以有效的控制寄生晶体

37、管的影响，抑制闩锁现象。MOS 工艺的自对准结构，自对准是一种在圆晶片上用单个掩模形成不同区域的多层结 构的技术，它消除了用多片掩模所引起的对准误差。在电路尺寸缩小时，这种有力的方法 用得越来越多。有许多应用这种技术的例子，例子之一是在多晶硅栅 MOS 工艺中，利用多 晶硅栅极对栅氧化层的掩蔽作用，可以实现自对准的源极和漏极的离子注入，如图 5.3。图 5.3 自对准示意图上图中可见形成了图形的多晶硅条用作离子注入工序中的掩模，用自己的“身体挡 住离子向栅极下结构氧化层和半导体的注入，同时使离子对半导体的注入正好发生在 它的两侧，从而实现了自对准。而且原来呈半绝缘的多晶硅本身在大量注入后变成低

38、电阻 率的导电体。可见多晶硅的应用实现“一箭三雕之成效。5.2 单元幅员设计5.2.1 90nm制造工艺综述在这次的幅员设计中我使用的是90nm工艺的标准元件进行幅员设计的。半导体是制造芯片的重要元件，更先进的半导体制造工艺，可以生产出体积更小、速度更快的芯片。因此半导体技术的开展，特别是半导体制造工艺的开展，对芯片的性能起相当重要的作用。从1995年以来，芯片制造工艺的开展十分迅速，先后从0.5微米、0.35微米、0.25微米、0.18微米一直开展到目前的0.13微米，而新一代的0.09微米工艺也已初显端倪。而新工艺的进步也促使了术语的改变，过去我们常用0.18、0.13mmmicron m

39、etric，微米，以后就要把单位改成nmnanometer metric，纳米、毫微米、十亿分之一米，防止术语不同造成的混淆，以迎接90nm制造工艺的时代。我们常挂在嘴边的微米制造工艺实际上指的是一种工艺尺寸，指的是在一块硅晶圆片上集成的数以万计的晶体管之间的连线宽度。按技术述语来说，指芯片上最根本功能单元门电路和门电路间连线的宽度。采用90nm的制造工艺，就是指门电路间的连线宽度为90nm。我们知道，1微米相当于1/60头发丝大小，经过计算我们可以算出，0.09微米90nm相当于1/670头发丝大小。别小看这1/670头发丝大小，这微小的连线宽度决定了芯片的实际性能。为此，芯片生产厂商不计余

40、力地减小晶体管间的连线宽度，来提高在单位面积上集成的晶体管数量。采用90nm的制造工艺，与130nm工艺相比，绝对不简单的仅是连线宽度减少了4onm微米，而是芯片制造工艺上的一个质的飞跃。90nm制造工艺的其它技术特性：1.2nm氧化物栅极厚度，仅有5个原子层厚。越薄的氧化物栅极越好，超薄的氧化物栅极可以提高晶体管的运行速度。晶体管长度仅为50nm，未来两年还可以进一步缩小。目前的130nm工艺处理器的初始长度是70nm，现有大局部已经降到60nm。低K值绝缘常量的掺碳氧化物CDO)绝缘材料，减少线路与线路之间的电容，以提高芯片内的信号速度并降低芯片功耗。这一绝缘材料通过简单的双层堆叠设计实现

41、，非常容易制造。迈入90纳米的技术，半导体前段工艺中的晶体管漏电(leakage)问题、SOI技术、光刻技术及后段工艺中的低介电质材料问题，都使厂商面临挑战。因为线宽越来越细，晶体管漏电问题将更加严重，晶圆厂必须寻找新工具或方法，以防止电流跨闸外漏。台积电在90纳米工艺的解决方法是将氮注入晶体管的闸极。5.2.2电容的幅员设计一个 MOS 晶体管能作为电容使用，但轻掺杂背栅增加了它的寄生电阻。可以获得较 好的结果是使用在重掺杂扩散区形成的氧化层电介质层薄膜。在标准双极工艺中制备的 MOS 电容有时使用发射扩散区作为下极板。除非工艺形成一个额外的薄层发射区氧化层，否那么要求需要增加的一个掩模板来

42、产生适当的电介质氧化层。MOS 晶体管不适于用作电容，但在 CMOS 工艺中它们是唯一的选择。应该偏置用作电容的 MOS 晶体管，以防止电容在阈值电压附近泄漏，如图 5.4。图 5.4 电容工区这样就可以把器件放在两种正偏工作模式中：积累态或强反型。积累态要求对 NMOS 栅正偏，或对 PMOS 栅反偏。偏压至少 1V 会保证晶体管工作在电容曲线的相对线性局部， 这限制了电压变化大约10%。源和漏电极没有作用，只要器件工作在积累态就可去除。 作为电容的一个 MOS 晶体管有实际的串连电阻，大多数同下电极板相配合。能通过使用适 当长度的短沟道来最小化电阻，理想的是 25m 或更少。如果省略源和漏

43、扩散区，那么背 栅接触能在栅周围使用。如图 5.5 所示： 图 5.5 电容幅员当栅正偏并且阈值电压的总值加 1V 时，一个 NMOS 晶体管进入反型层。当栅负偏时一 个 PMOS 晶体管工作在强反型，偏置电压应超过阈值电压至少 1V。一个 MOS 电容工作在反 型，要求源/漏电极接触沟道。这些电极通常连接到背栅端子中。反型工作的电容幅员同 典型的 MOS 晶体管相同。5.2.3 MOS管的幅员设计图 5.6 中分别是一个 PMOS 和一个 NMOS。有源区是定义 MOS 管可以形成的地方的扩散区间, 也就是说只有被有源区覆盖的局部才是 MOS 管的有效局部。为了与阱(well) 或者衬底(

44、substrate) 接触连接,需要一个叫做 P-imp 层来决定形成 P型或者 N-imp 层来决定形成 N型。而多晶硅在本图中的作用那么是用来形成 MOS 管的栅电极。蓝色的 2 条金属连线分别作为 MOS 管的漏极电极和源极电极。在本设计中我们采用的是 n 阱 CMOS 工艺, 那么衬底是 p 型低掺杂。n 沟道 MOS 管直接在衬底上制造, 在图 56 右图中, NMOS 需要选 用 N+,最外面红色局部是氧化层，增加管子的驱动电压，有了它才可以到达。因为一般 nMOS 晶体管衬底接 VSS 低电源端, 所以为了让 p 型衬底与VSS接口接触要采用 P+。 而 p 沟道 MOS 管那么

45、需要做在 n 阱上,然后采用 P+。因为一般 PMOS 晶体管衬底接 Vdd 高电 源, 为了让作为 PMOS 衬低的 n 阱与 V dd 接口接触, 采用 N+。用绿色表示的多晶硅被红色氧化区覆盖的局部才作为 MOS 管的有效栅电极, 该栅与有源区形成的矩形宽边方向就是 MOS 管子的有效沟道长度(L) ,而矩形长边方向那么是沟道宽度(W )，所以矩形的长宽比就是管子的W/L。 图 5.6 PMOS 管和 NMOS 管MOS 管的简化幅员设计希望尽量得到正方形图案才是最紧凑的。如果 MOS 的沟道宽长 比比拟大,那么幅员上的 MOS 管是非常的瘦长的,根据图 5.7 的 MOS 管等效拆分原

46、理, 这 时我们可以适当的将一个沟道宽长比为W/L 拆成 n 个宽长比为1/n*W/L 的管子来 表示，在幅员那么参看图 5.8,进一步在幅员上简化那么可以将拆分后的管子的源极或者漏极 重叠在一起,参见图 5.9：图 5.7 MOS 管的拆分原理 图 5.8 幅员拆分 图 5.9 幅员合5.2.4 电阻的幅员设计为了对元件有一个全面的理解，我们下面分步介绍多晶硅电阻的制造工艺如图5.10。在这里采用硅片作为衬底材料。在衬底上沉积一层多晶硅，这就是得到的电阻层，为了使电流流入多晶硅，必须设置连接点，因此，需要在多晶硅层上覆盖一层氧化层，它的良好绝缘性能将对以后的材料层形成隔离，防止在不需要接触的

47、地方与下面的多晶硅短接。接下来是在氧化层上刻蚀出接触孔，这些孔准确地位于需要与多晶硅接触的地方，因此称它们为接触孔。在刻蚀了孔的位置沉积一些金属材料，金属填入了接触孔并于多晶硅接触，这两个接触点一个位于较高的电位，一个位于较低的电位，在电压的作用下，在多晶硅条上形成了电流。然而在实际的情况是，当通过金属接触点去测量一个较小尺寸的电阻时，测量值高于预计值，那是应为在实际情况下，随着正方形尺寸变小，我们发现电阻值并不稳定，背离了我们以前的认识。在制作中有很多的误差，如接触区误差，当接触孔被刻蚀的时候，实际的加工尺寸会存在一些不确定的误差，如果过刻蚀，即使轻微的，也会导致孔变大，因此，你得到的实际接

48、触孔尺寸和宽度发生了变化。当设计电器的时候，需要对这些有足够的认识，要考虑这些设计的误差。制造商会提供工艺变化量，他们将为你测量这些误差，这种设计和实际尺寸之间的不同我们称为宽度的德尔塔也称为公差，误差，变化量，尺寸变化，溢出或变化。此外还有体区误差，在类似接触的情况，多晶硅也存在过刻蚀或欠刻蚀通常情况下，多晶硅加工将使其变小。因此，在计算体电阻时我们必须考虑和。每个将有一个特定的数值，某种材料和工艺可能有一个误差范围，而另一种材料或工艺却可能有完全不同的误差，人们通过大量地硅片测试来确定每个工程的误差。还有就是头区误差，如果体区主要是宽度变化引起误差，那么，电阻的头区也是一样，如果体区变长，

49、那么头区将变短，同样的如果接触区过刻蚀，那么头区的长度也将变短。5.3 CMOS保护环设计COMS设计比标准双型设计更容易引起闩琐。这个弱点局部来源于现代 CMOS 越来越小的尺寸，局部来源于隔离系统的差异。CMOS 工艺通常用轻掺杂的外延层来代替双极型工艺中的垂直 P+隔离。轻掺杂会提高由跨过隔离层形成的横向双极型晶体管的增益，使少数载流子注入更容易触发硅可控整流器。P 型外延层的轻掺杂使它更难抽取衬底电流。这种工艺多数依赖 P衬底来减少通过衬底闩所的弱点，但是需要对采用保护环来防止横向传导更加小心。1.防止闩锁效应：最常见的 Latchup 诱因是电源、地的瞬态脉冲，这种瞬态脉冲可能的产生

50、原因是瞬时电源中断等，它可能会使引脚电位高于 vdd 或低于 vss，容易发生 latchup。因此对于电路中有连接到电源或地的 MOS 管，周围需要加保护环。2.容易发生 latchup 的地方：任何不与 power supply、substrate 相连的引脚都可能。所以精度要求高时，要查看是否有引脚引线既不连 power supply，也不连 substrate，但凡和这样的引线相连的源区、漏区都要接保护环。3.保护环要起到有效的作用就应该使保护环宽度较宽、电阻较低，而且用深扩散材料。4. N 管的周围应该加吸收少子电子的 N 型保护环ntap，ntap 环接 vdd；P 管的周 围应该

51、加吸收少子空穴的 P 型保护环ptap，ptap 环接 gnd。双环对少子的吸收效果比 单环好。如图 5.11，使用了双环，最外围是 P 型保护环接地，内环 N 型保护环做在 N 阱里，接 vdd 。图 5.11 电容的保护环幅员5.4 天线效应的分析干法刻蚀使用强电场产生等离子。在刻蚀栅多晶硅和氧化侧壁间隔过程中，静电荷可 能在栅多晶上积累。得到的电压可能如此大以致电流可能从栅氧化层中流过。尽管涉及的 能量值通常缺乏以使栅氧层破裂，但仍可能会退化电介质层的强度，退化值与全部栅氧层 面积除栅氧化层总电荷数的值成比例。每个多晶硅区收集的静电荷同它的面积成比例。连 到大多晶几何图形的小栅氧区可能有

52、不成比例的损害。这种机构有时称为天线效应，因为 充当天线的大面积多晶可收集流过脆弱栅氧层的电荷。天线效应形成的栅氧层损害也在源/漏区离子注入中观察到。天线效应的大小与曝露的导电面积和栅氧层面积之间比成正比。在图形化多晶硅时，多晶硅是曝露的导体。同样在图形化第一层金属时，金属是曝露的导体。别离的面积比必 须对每一导电层计算。也可计算 PMOS 和 NMOS 栅氧层的单独比，因为两个不能在相同电压 下击穿。通常要求导体/栅面积比为几百才可产生明显的损害。大多数幅员不包括这样的 几何图形，所以天线效应通常限制了管芯的一些位置。图 5.12A 显示了能产生足以激发 这类失效导体/栅面积比的一个幅员例子

53、。已经拉长了 NMOS 晶体管 M1 的栅引线以便于连 接到晶体管 M2 上。被延长的引线有足够危及晶体管 M1 的面积。可以通过在连接到晶体管 M2 的多晶硅引线中插入一个跳线来消除这一脆弱性。这一跳线极大地减少了连到 M1 栅氧层的多晶几何图形面积，反过来也降低导电/栅面积比率到平安值。图 5.12 (A)易发生天线效应的幅员(B)能够添加金属跳线来免除在金属层刻蚀中也能发生静电损害。连到扩散区的金属区很少有任何问题，因为这些 扩散区提供了静电荷可以泄漏的路径。最顶层的金属几乎不会发生天线效应，因为这一层 上的每一图形都连到管芯的某块扩散区，但下面的金属不需要连接扩散区直到顶层金属层 代替

54、。在刻蚀下层金属地过程中，没有连到扩散区的任何图形通过各层收集了有害的静电 电荷。可通过在最顶层金属层中插入短跳线最小化接触到小栅氧区下层金属的面积，以消 除下层金属的天线效应。5.5 衬底噪声分析衬底噪声产生原因：源、漏-衬底 pn 结正偏导通，或者电源连线接点引入的串绕，使得衬底电位会产生抖动偏差，这称为衬底噪声。解决方法：a.对于轻掺杂的衬底，要用保护环把敏感局部电路包围起来。b.把 gnd 和衬底在片内连在一起，然后由一条线连到片外的全局地线,使得 gnd 和衬底的跳动一致，也可以消除衬底噪声 。c.场屏蔽作用：每个 block 外围一层金属ptap，使每单元模块同电势，而且模块之间不

55、相互影响。5.6 MOS管的匹配分析采用相同的指条几何形状，因为不同宽度和长度的管子之间匹配很差。就算是最低匹 配的器件必须有相同的沟道长度。大多数匹配的管子需要比拟大的宽度，并且通常分成几 段或几个指条。每一个这样的指条应当与其他指条具有同样的长度和宽度。不要试图匹配 不同长度和宽度的管子，因为实际宽度校政因子与长度正因子的变化是很大的。将管子按相同的方向布置，那些不平行布置的管子易受应力和倾斜的影响，会造成它 们的跨导有几个百分点的变化。因为这样影响是很严重的，所以最低匹配的管子也应按相 同的方向布置。匹配的管子，特别是那些非全自对准的管子，应该有相同的手性。保证每 个管子在每个方向上包含

56、相同数量的段数，从而满足这个条件。保持匹配管子的幅员尽可能的紧凑，MOS 管的幅员本质上是细长的，因此对各种变化 特别敏感。共质心幅员不能完全消除这种敏感性。所以我们应该尽可能紧凑地安排匹配的 管子，这就通常需要把每个管子都分成许多指条。如果可能，采用共质心幅员，中度和精密匹配的 MOS 管要求某种形失的共质心幅员， 这可以通过将每个管子分成偶数指条并且将这些指条排成交叉的阵列。匹配的管对应该被 排成交叉耦合对来增加这种布局的对称性。不要将金属横跨有源栅区，一旦可能，防止将金属横跨在紧密匹配 MOS 管构成的有源栅区。 将精密匹配的管放在芯片的对称轴上，应使精密匹配的管子阵列的对称轴沿芯片两个

57、轴之一进行布局，如果设计中有大量匹配的管子，那么确保将优选的位置留给那些最关键的器件。用金属条连接栅指，用金属条而不是用多晶硅连接中度和精密匹配的管子，为了简化栅极间的连接，最小匹配的管子可以用梳状多晶硅结构来连接。设计幅员的第一步就是估算管芯面积。每个电路模块或者单元的面积应该分别计算，这个管芯的面积等于所有单元面积加上布线，焊盘等面积之和。由于对面积的估计总是向着好的方向开展的，所以细心的设计者通常会留有一定的余量。集成电路幅员需要进行详细的方案，一个有经验的设计者知道必须以什么顺序完成什么样的任务，从而使幅员设计过程平稳进行，所有的器件都适宜地放入各自指定的位置。试图到达同样结果的新手不

58、就就会发现做起来远没有看上去容易。日以继夜的努力通常会由于没有预见到的其他因素前功尽弃。大局部问题往往是由于对芯片面积的错误估算，器件位置的错误设计以及数量缺乏的布线通道造成的。细心的设计者可以通过花上几个小时规划幅员而防止上述大多问题的产生。单元面积估算幅员规划第一阶段的认为包括：编辑设计中用到的所有单元的列表。如有有详细的电路原理图，那么这项认为就是列出在顶层原理图中发现的单元，如果没有原理图，那么电路设计者必须准备一个基于规格说明的详细列表。该列表应该只包含出现在顶层原理图的单元而排除所有位于原理图层次结构中较低层的单元。设计者现在要估算每个单元所需的面积，一些单元已在前面的设计中完成了

59、幅员，从而通过测量可以很容易地得到精确的面积。如果先前的设计中包含一个相似单元，那么这个单元的幅员就可以提供一个新单元所需面积的近似值；如果没有先前的幅员可供参考，那么单元面积就要由每个器件的面积计算得到。下面将介绍怎样快速估算出不同类型器件所需的面，这些估计比方不够精确，但是规划者可以至少允许20%的偏差。面积估算通常按平方毫米或者千平方密耳给出。其中1K=0.645.电阻需要构造一个或者多个电阻需要的面积A可用下式估算：A其中，R表示需要的电阻，R是采用的方块电阻，W是电阻的宽度，S是临近电阻条之间的距离。因子1.2用于估算虚拟陪衬电阻。接触端头以及非理想布局所消耗的面积。例如，1.22K

60、，2K/的HSR，宽度为6um，间距为12um，将占用约7900um的面积，不同宽度或者不同材料的电阻要分别计算。电容电容所占的面积取决于单位面积介电材料产生的电容值。对于指状结电容，单位面积平均电容值可以参照已存在的电容计算得到。根据氧化层厚度估算出来的面积比设计电容面积要小，因为没有包含接触和隔离间隔。例如一个50PF指状结点测量面积为27500um。纵向双极性晶体管纵向NPN晶体管和衬底晶体管的面积必须分别计算，但是两种器件的计算原理是一样的。最小发射区器件所需面积等于其隔离岛的面积，而且最好是利用现有器件幅员测量。器件面积并不随发射区呈线性变化，因为发射区只占晶体管的一小局部。通常不必

61、费力计算小晶体管的精确面积值，对于发射区面积为最小发射区2-5倍的晶体管，可认为其面积等于150%的最小器件面积。应粗略地拟定更大的晶体管，并以此为根底估算其面积。图14.1显示了一支发射区窄接触晶体管的草图。根据所标明的尺寸，计算该器件的面积为38800 um，其中发射区面积为4000 um横向PNP晶体管最小横向PNP晶体管所需面积可以通过测量现有器件的隔离岛面积获得。更大的晶体管通常是在同一隔离岛内设置假设干个相同的单器件构成或者沿着一条轴将晶体管拉长。无论是那种情况，器件的面积都近似与集电区呈线性关系，分裂集电极晶体管需更大的面积，因此按照最小面积的150%计算每个此类型的面积。MOS

62、晶体管指状MOS晶体管的面积A可近似为A(L+S)其中，W是栅宽，L是栅长，S是多指multiple-finger晶体管相邻栅条间的距离，因子1.3用于估算晶体管阵列两端，阱间距以及非理想排布所消耗的面积，该公式得出的面积通常小于小晶体管所需的面积，尤其是在晶体管需要保护环或者独立阱的情况下。MOS管功率晶体管MOS功率晶体管通常用其导通电阻R，基于器件模型或者SPICE仿真的面积计算不适合金属连线电阻。基于测量特定导通电阻R的估算可给出更好的结果。为获得所希望的R值，需要的面积为A变量R代表封装电阻，包括焊线和线框。焊线占封装电阻的最大局部。典型的直径25um的金焊线电阻约为25-50m，更

63、大直径的焊线或者并行设置的多焊线能够极大地减少该电阻值。上式的精度取决以待测晶体管与用于测试器件的相似度，待测晶体管应由同样的栅长。R和R值要在相同的栅源电压下测量，由于R随器件面积变化，因此晶体管的面积与测试器件面积的差异不应超过5倍。此外，待测晶体管和测试器件的指结构大小应与金属连线图形非常相近。计算单元面积单元面积A可以用下公式估算AP其中，表示所有单个器件面积的总和，排布因子P表示隔离和器件互连所消耗的面积已经非理想排布所浪费的面积。采用单层金属的标准双极设计的排布因子一般为1.5-3.0。这个范围内低端方向的值表示使用了精巧定制器件和大量器件合并的良好排布设计，而高端方向的值表示设计使用的是标准器件而且具有较少或者没有器件合并。采用双层金属的标准双极设计需要更小的面积，排布因子一般为15.-2.0。使用标准器件的双层金属模拟COMS或者BiCMOS设计时，排布因子通常可到达1.4-1.8。除非单元使用特别大量的互连或者高密度逻辑电路。否那么三层金属工艺不会有明显的改善。管芯面积估算有三个因素会影响到管芯整体面积：所包含的电路，外围焊盘环以及将其同相邻管芯