集成电路课程设计报告带有进位输出端的十三进制计数器的设计与仿真

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1、湘潭大学课程设计 带进位输出端的十三进制计数器的设计与仿真 集成电路课程设计报告带有进位输出端的十三进制计数器的设计与仿真院 系： 材料与光电物理学院专 业： 微电子学一班 学 号： 姓 名： 指导教师： 报告提交日期： 2010 年 9 月目 录摘要 1关键词 11 引言 22 同步时序逻辑电路的设计方法 4 2.1 时序逻辑电路概述 4 2.2 同步时序电路设计的一般方法 53 设计 7 3.1 同步二进制加法计数器 7 3.2 带进位输出端的十三进制计数器设计10 3.2.1 具体电路实现 10 3.2.2电路自启动检查144 仿真164.1 仿真原理 164.2 仿真与结果分析 175

2、 结论 196 体会与展望 20参考文献 21致谢 22带有进位输出端的十三进制计数器的设计与仿真摘 要： 首先，本文从一般方法入手，介绍了同步时序电路设计的方法过程，然后将此方法应用于同步二进制电路的设计，再在同步二进制计数器的基础上进行分析给出十三进制电路状态方程、卡诺图，得到带进位输出端得十三进制计数器的设计，最后用MUX+plus2对所得电路进行仿真，验证设计，并对电路延时等性能进行分析。关键词： 同步时序逻辑电路，同步二进制计数器，带进位输出端得十三进制计数器，MUX+plus2 Design and simulation of binary counter thirteen wit

3、h carry outAbstract: In this paper, the ordinary design method of synchronous sequential logic circuit is introduced at first. Then applying this method to the design of synchronous binary counters。 On the basis of synchronous binary counters, equations and Karnaugh map of binary counter thirteen wi

4、th carry out are presented,thus we can get the design of binary counter thirteen with carry out. At last, simulation of this circuit is carried out by MUX+plus2. According to the results of the simulation, its waveform and timing delay are analyzed. Keywords: synchronous sequential logic circuit, sy

5、nchronous binary counters, binary counter thirteen with carry out , MUX+plus21引言电子计数器是指能完成频率测量、时间测量、计数等功能的所有电子测量仪器的通称。频率和时间是电子测量仪器技术领域中最基本的参量，因此电子计数器是一类重要的电子测量技术仪器，使仪器在小型化、耗电、可靠性，等方面都大为改善。尤其是与微处理器的结合它体现了智能化，使得这类仪器的原理与设计发生了重大的变化。电子计数器有通用计数器的专用计数器之分。目前，定时计数及控制电路大多采用单片机外加输入输出接口电路构成。计数器是一种基础测量仪器，到目前为止已有

6、30多年的发展史，早期设计师们追求的目标主要是扩展测量范围再加上提高测量精度和稳定度等，这些也是人们衡量电子计算器的技术水平，也决定电子计数器价格高低的主要依据，随着科学技术的发展，用户对电子计数器也提出了新的要求，对于低档产品要求使用操作方面，量程(足够)宽，可靠性高，价格低。而对于中高档产品，则要求高分辨率，高精度，高稳定度，高测量速率。计数器是数字电路中使用最多的一种时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时，产生节拍脉冲和脉冲序列以及进行数字运算等。计数器的种类很多，从不同的角度出发，有不同的分类方法：按照计数进位制的不同，可分为二进制计数器、二十进制(或称十进

7、制)计数器和任意进制(也称N进制)计数器；按照计数器中的触发器是否同时动作分类，可把计数器分为同步计数器和异步计数器；按照计数器中所表示的数字的变化规律是递增还是递减来分，有加法计数器、减法计数器和可逆计数器(递增计数的称为加法计数器，递减计数的称为减法计数器，既可递增又可递减的称为可逆计数器)1。虽然目前市场上的计数器非常多，但通用性比较差，要完成特定的功能往往需要把多片集成电路组合使用，产品的设计和开发周期比较长，且计数器在速度、抗干扰能力等多项指标上满足不了要求2。 目前市场上所具有的计数器大多是二进制或是十进制计数器，而较少使用十三进制的计数器，除非是在专用的集成电路中，因此设计性能好

8、、速度快的十三进制计数器是有一定市场前景的。目前主要采用两种设计方法来进行计数器的设计，第一种为采用传统的硬件电路设计方法来设计硬件，第二种为采用HDL语言来设计系统硬件。电子设计自动化的普及与CPLD/FPGA器件的广泛应用，使得计数器的设计变得非常容易。其中可编程计数器使用方便，灵活，能满足工程上的多种应用。 计数器是时序电路但也有其特点：第一，计数器一般将触发器的输出直接构成电路的输出，在分析电路时往往只有状态方程而没有输出方程。第二，计数器电路直接将时钟信号作为输入信号。除了时钟信号以外，大部分电路没有其他输入（即使有也往往是辅助功能控制信号）。尽管计数器有上述特点，对他们的分析方法还

9、是与其他时序电路一样，只是状态图和状态表略有不同4。本文中先对同步时序电路的一般方法进行介绍，然后根据一般方法设计带进位输出端的十三进制计数器电路，最后用MUX+plus2对电路进行仿真验证并分析其性能。2同步时序逻辑电路的设计方法2.1 时序逻辑电路概述 与组合逻辑电路不同，时序电路具有记忆功能，并且当时的输出和信号的历史有关，所以时序电路中除了包含组合逻辑电路之外，还包含有记忆单元。记忆单元的输出逻辑组合被称为时序电路的状态（State）。状态只有在驱动信号来到之时发生改变。无论是时钟驱动还是事件驱动，在两次驱动间隔期间，系统的状态保持不变。图 1 时序电路的基本框架时序电路又可以细分为摩

10、尔型和米利型：摩尔模型中，时序电路在tk时刻的输出仅于当时刻的现态有关，而与当前输入无关。米利模型中，时序电路在tk时刻的输出不仅与现态有关，并且与tk时刻的输入也有关。 图2 同步时序电路的米利模型 图3 同步时序电路的摩尔模型本文中所要设计的计数器的工作特点是在时钟信号操作下自动地依次从一个状态转为下一个状态，所以它没有输入逻辑变量，只有进位输出信号。因此是属于摩尔型的一种简单时序电路。2.2 同步时序电路设计的一般方法 步骤一 分析电路的功能要求或者时序图，设计描述该电路的有限状态机 任何一个同步时序电路，在大多数情况下问题是以自然语言描述的，所以电路设计的第一步也是最为关键的一步，就是

11、通过分析自然语言所能表达的功能要求，列出该问题的状态转换表或者状态转换图。状态状态转换表或者状态转换图实际上可以表达该时序电路的所有信息，这样描述的时序电路也称为状态机。时序电路通常可以用一个通用模型来表示，就是有限状态机。所谓有限，是指在该状态机中的状态数是有限的，包含的信息量也是有限的。有限状态机要求可以在有限的状态内完成一个时序电路的所有操作。大部分实际时序电路问题可以满足这一限制，通常涉及时序电路的第一步就是设计一个有限状态机的问题。事实上设计有限状态机的过程还可以进一步细分为以下几个步骤：(1)确定采用何种模型（米利模型还是摩尔模型）来实现有限状态机；(2)根据问题的描述得到一个初步

12、的状态转换表或者状态转换图；(3)分析得到的状态转换表或者状态转换图。对其中的冗余状态进行化简，得到一个最初简单的状态机。步骤二 用实际的逻辑电路（触发器和其他组合逻辑电路）实现上述有限状态机上一步骤属于抽象的逻辑设计，而这一部分将是具体的实际设计过程。在这一过程中，要用具体的触发器和组合电路来完成上一步得到的有限状态机。具体来说这一过程也可以分成若干步骤：(1)状态编码，也就是给每一个状态赋予一个适当的二进制码；(2)确定采用何种具体的触发器，根据状态编码和触发器类型，从有限状态机的状(3)态转换关系得到电路的状态激励表；(4)根据状态激励表得到触发器的激励方程，根据状态转换表得到电路的输出

13、方程，根据电路的具体要求化简这两组方程，得到它们最合适的表达式；(5)由上述表达式得到最终的逻辑电路图。3设计 我们计算机中所用进制是二进制，数字电路设计中也是很容易用0和1来表示两种不同的状态，因此在数字电路设计中也是以二进制为基础的。本文要设计的带进位输出端的十三进制计数器需以同步二进制计数器为基础。下面首先对同步二进制加法计数器的逻辑电路、驱动方程、状态方程、输出方程等进行分析，然后在其基础上分析十三进制计数器的设计。3.1 同步二进制加法计数器根据二进制加法运算规则可知，在一个多位二进制数的末位加1时，若其中第i位（既任何一位）一下各位皆为1时，则第i位应改变状态（有0变成1，或者有1

14、变成0）。而最低位的状态在每次加1时都要改变状态。同步计数器通常由T触发器构成，其结构形式有两种。一种是控制输入端T的状态。当每次CLK信号(也就是计数脉冲)到达时，是该翻转的那些触发器输入控制端，不该翻转的 。另一种形式是控制时钟信号，每次计数脉冲到达时，只能加到该翻转的那些触发器的CLK 输入端上，而不能加给那些不该翻转的触发器。同时，将所有的触发器接成的状态。这样就可以用计数器电路的不同状态来记录输入的CLK脉冲数目。由此可知，当通过T端的状态控制时，第i位触发器输入端的逻辑式应为 （1） 只有最低位例外，按照计数规则，每次输入计数脉冲时它都要翻转，故=1。图4就是按（1）式结成的四位同

15、步二进制加法计数器。由图可见，各触发器的驱动方程为 （2） 将上式代入T触发器的特性方程式得到电路的状态方程 （3） 电路的输出方程为 （4） 根据状态方程和输出方程求出电路的状态转换表，如表1所示。利用第16个计数脉冲到达时C端电位的下降可作为向高位计数器电路进位的输出信号。表1 电路的状态转换表计数脉冲电路状态等效十进制数进位输出CQ3Q2Q1Q0000000010001102001020300113040100405010150601106070111708100080910019010101010011101111012110012013110113014111014015111115

16、116000000 图 4 用T触发器构成的同步二进制加法计数器图 5 同步二进制计数器的时序图图5为所示电路的时序图。由时序图可以看出，若计数输入脉冲的频率为，则Q0、Q1、Q2和Q3端输出脉冲的频率将依次为、和。针对计数器的这种分频功能，也将它称为分频器。此外，每输入16个计数脉冲计数器工作一个循环，并在输出端C产生一个进位输出信号，所以又将这个电路称为16进制计数器。计数器中能计到的最大数称为计数器的容量，它等于计数器所有各位全为1时数值。位二进制计数器的容量等于-1。在实际生产的计数器芯片中，往往还会附加一些控制电路，以增加电路的功能和使用的灵活性。例如增加预置数、保持和异步置零等附加

17、功能。3. 2 带进位输出端的十三进制计数器设计3.2.1 具体电路实现首先进行逻辑抽象，因为计数器的工作特点是在时钟信号操作下依次从一个状态转为下一个状态，所以它没有输入逻辑变量，只有进位输出信号。因此计数器属于摩尔型的一种简单时序电路。取进位信号为输出逻辑变量C，同时规定有进位输出时C=1，无进位输出时C=0。十三进制计数器应该有十三个有效状态，若分别用来表示，则按照题意可以画出，如图5所示的电路状态转换图。 图 6 状态转换图由于，故应取触发器的位数n=4。 假如对状态分配无特殊要求，可以取自然二进制数的00001100作为的编码。于是得到了表2中的状态编码。表2 电路的状态转换表状态变

18、化顺序状态编码进位输出C等效十进制数Q3Q2Q1Q0S0000000S1000101S2001002S3001103S4010004S5010105S6011006S7011107S8100008S9100109S101010010S111011011S121100112S0000000 由于电路的次态Q3* Q2* Q1* Q0*和进位输出C唯一地取决于电路现态Q3Q2Q1Q0取值，故可根据表2画出表示次态逻辑函数和进位输出函数的卡诺图，如表3所示。因为计数器正常工作时不会出现1101，1110和1111的三个状态，所以可以将Q3Q2Q1Q0和以及三个最小项作为约束项处理，在卡诺图中用X表示

19、。 为了清晰可见图7中的卡诺图分解为图8中的所示的五个卡诺图，分别表示Q3*， Q2*， Q1* ，Q0*和C这五个逻辑函数。从这些卡诺图得到电路的状态方程方程为 Q3*=Q2*= （5）Q1*=Q0*=输出方程为 C= （6）Q1Q0Q3Q200011110000001/00010/00100/00011/0010101/00110/01000/00111/0110000/1xxxx/xxxxx/xxxxx/x101001/01010/01100/01011/0 图 7 Q3* Q2* Q1* Q0*/C的卡诺图Q1Q0Q3Q200011110000000010010110xxx101111

20、Q1Q0Q3Q20001111000001001110111xxxx1000xx (a) Q3*(b) Q2*(d) Q0*(c) Q1*Q1Q0Q3Q200011110001001011001110xxx101001Q1Q0Q3Q200011110000101010101110xxx100101（c）Q1*（d）Q0*(d) Q0*(c) Q1*(d) Q0*(c) Q1*Q1Q0Q3Q200011110000000010000111xxx100000 (e) C 图 8 卡诺图分解 如果选用JK触发器组成这个电路，则（5）式的状态方程变换成JK触发器特性方程的标准形式，即,然后就可以找出驱

21、动方程了。为此，将式（5）改写成 (7) 在变换的逻辑式时，删去了约束项。将（7）式中的各逻辑式与JK触发器的特性方程对照，则各个触发器的驱动方程应为 (8) 根据（6）式和（8）式花的计数器的逻辑图为 图 9 十三进制计数器原理图 3.2.2 电路自启动检查我们在设计电路时,有时会遇到电路不能自启动问题.当电路不能自启动时,一般是不能应用于生产实践中的,而必须对电路进行修改。在本文中我们从电路的状态流程图中可以知道，电路的有效状态是0000至1100，无效状态时1101，1110和1111，将这三个无效状态代入（7）式中计算得到它们的次态分别为0010，0010和0000，也就是说此电路能够

22、完成自启动。下图为它完整的的状态转换图 图 10 完整的状态转换图 4仿真 4.1 仿真原理本文使用了MAX+plus II对设计的电路进行设计仿真。Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。它有如下特点: 1、开放的界面 Max+plus支持与Cadence，Exemplar

23、logic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 2、与结构无关 Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。 3、完全集成化 Max+plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。 4、丰富的设计库 Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多

24、种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。 5、模块化工具 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。 6、硬件描述语言（HDL） Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。 7、Opencore特征 Max+plus软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数在本文中我们要用到它的CPLD/FPGA设计N仿真功能。 4.2 仿真与结果分析下面将对带进位输出端的十三进制计数器电路进行比较全面的仿真。本设

25、计为带进位输出端的十三机制计数器，首先要生成仿真波形文件，在生成仿真波形文件以后，则可以开始进行仿真，此时观察的便是其时序波形图，研究电路随其时钟信号的到来而出现相应的脉冲；但仿真结果从波形上来看，很难给出定量的信号延迟关系，所以还要进行定时分析。当完全满足要求后就可以通过编辑器下载到指定的芯片中去，以生成ASIC芯片。(1) 时序波形图 图 11 时序波形图 从时序波形图中，我们可以了解到电路为上升沿有效。当清零端CLR为低电平时，电路回到0000的初始状态。在CLR为高电平且时钟上升沿到来时，计数器的数值加1，重复一直加到11，此时当下一个时钟上升沿到来时，计数器的输出翻转为1100也就是

26、12，同时进位输出C变为1，并维持一个时钟周期，当再下一个时钟上升沿来到时，计数器输出变成0000，进位输出端也恢复低电平，电路进入到下一个循环周期中。如此周而复始。 由我们对电路时序波形图的分析可以验证之前电路设计的正确性，从功能上来讲我们已经完成时带进位输出端的十三进制计数器的设计。但是作为时序电路，一个非常重要的方面延时，在时序波形图中不能得到比较直接的反应，因此下面我们将对本电路进行定量的延时分析。(2) 延时定性分析 图 12 电路延时 由上图可以知道，当时钟上升沿到来时，Q0延时2.8ns，Q1延时2.8ns,Q2延时2.8ns,Q3延时2.8ns。C的输出延时7.4ns。电路越复

27、杂其延时就会越长，分析也会越复杂。过长的延时对于高速的时序电路来说是致命的尽管在设计时没有既定的规律但一个设计的大致规则是：在能实现的电路预定功能的前提下，尽量使用少的元件。 (3) 最后生成芯片图图 13 最后芯片5 结论 在本次课程设计中，进行了带进位输出端的十三进制计数器的设计然后再使用MUX+plus2软件进行仿真和时序波形图的分析验证了设计的正确性。通过对电路延时的分析，我们可以对时序电路中的延时有一个定量的了解，虽然在本文中的延时似乎并不是那么重要，但是对于高速数字电路来说这是一个限制电路速度的关键问题。因此减少电路的延时成了一个非常具有实际意义的研究。减少电路延时大体有两种，一种

28、是通过改进生产设备，可以生产出具有较少延时的门器件，但这是以高昂的价格为代价的。另一个减少模块延时的方法是靠设计者遵循一定得设计规则，通过化简逻辑表达式以及优化布线布图来减少延时，后者正是我们作为数字电路设计者所要重视并在平时认真学习积累经验的地方。6 体会与展望做本次课程设计是在考察我们对以前所学的知识的掌握情况，怎样运用我们所学的理论知识去解决一些实际问题，也是考察我们的动手能力。在设计过程中，通过查找资料、文献，我又温习了一遍数字电路，在有了更扎实的专业基础后，通过自己动手一步一步分析，在电脑上模拟仿真，最后得到想要的设计，知道了时序电路设计的基本流程。在查找资料的过程中，学会了如何从网

29、上海量的文献中查找对自己有帮助的信息，并对当今世界优秀工程设计师在该领域的最新成果和研究动态有了一个基本的了解。在具体的设计过程中我学习了MUX+plus2软件的使用，学会使用该软件进行图形逻辑设计的方法，并通过对电路的时序波形图和延时图进行初步的电路性能分析。课程设计虽然结束了，但是我们还有很多的事情要做，对仍然不熟悉或不了解的知识点我们要尽快的去学习了解，对课程设计中出现的问题我们还要去认真的分析研究。还有我们还需要去增强自己的动手能力，去不断的锻炼，只有这样该课程设计才能发挥最大的作用。参 考 文 献 1 王玥玥. 典型集成计数器的应用J.电子制作,2007年,5期:48-50页.2 李

30、锋 卢佩 刘成臣.应用VHDL语言在PLD器件上设计实现可编程计数器.J.现代电子技术.2002年,5期:51-53页.3 阎石. 数字电子技术基础(第五版)M. 北京:高等教育出版社,2006. 4 陈光梦. 数字逻辑基础（第二版）M. 上海: 复旦大学出版社，20075 侯伯亨,刘凯，顾新. VHDL硬件描述语言与数字逻辑电路设计（第三版）. M.西安:电子科技大学出版社,2009.6 廖裕评，陆瑞强. CPLD数字电路设计使用MAX+plus2入门篇M北京： 清华大学出版社，2001.7 John M. Yarbrough，李书浩,仇广提等译. 数字逻辑应用与设计. 北京: 机械工业出版

31、社, 2000.8 高虹 汪鹏君.基于CTGAL电路的低功耗复位计数器设计.J.宁波大学学报.2009年,4期:495-499页.9 T Onomi.high-speed single flux-quantum up/down counter for neural computation using stochastic logicJ.Journal of physics,Issue 1,2008.10 Krishnaswamy,S.;Plaza,S.M.;Markov,I.L.;Hayes,J.P.Signature-Based SER Analysis and Design of Logi

32、c Circuits.Computer-Aided Design of Integrated Circuits and Systems,IEEE Transactions on,2009, Vol.28,No.1:3-8.11 T. Grzes;V. Salauyou and I. Bulatova. Power estimation methods in digital circuit design. Optoelectronics, Instrumentation and Data Processing，2009，Vol.45，No.6:4-7.致 谢首先要感谢我的指导老师唐明华教授，感谢他上个学期在教授VLSI课程中给予我的教导，以及本次课程设计中所提供的指导和支持。同时，我要感谢班上的各位同学们，在做本次课程设计时他们给予了我相当大的帮助和支持，共同探讨了许多困难的问题。最后，我要感谢我的父母，他们在此次课程设计中也给予我很大的支持。- 22 -