SoC设计中的低功耗技术

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1、SoC设计中的低功耗技术裴希杰 田泽（Pei Xi-jie、西安石油大学计算机学院 西安 710068 计算机应用）中图分类号TP302.1摘要：片上系统（SoC）已成为超大规模集成（VLSI）电路的发展趋势，而低功耗也已成为其重要的设计目标。本文首先分析了CMOS电路中功耗的组成，随后详细分析了SoC设计各阶段的低功耗技术和实现方法。关键词：SoC；低功耗技术；功耗评估；Low-Power technology in SoC designAbstract : System on chip ( SoC ) has become the very large scale integration

2、( VLSI ) circuit development trend, and low power consumption has also become an important design goal. This article has first analyzed the CMOS circuit power consumption composition, then a detailed analysis of the design and production of a SOC product in different stages of low power consumption

3、te3chnology and realization method.Keywords: SoC; Low-Power Design; Power Assessment;引言：在以往的IC(Integrated Circuit)设计中，由于使用较大的封装，可采用散热片等方法，很容易的将芯片和系统上所产生的热量散去。SoC将一个复杂的系统集成在一个芯片之上，复杂度和集成度很高，工作时产生的热量已很难使用传统发的方法释放，而温度的升高不仅会对电路的性能产生影响，甚至会损坏电路。另一方面，随着人们对于高性能便携式设备的需求不断增加，电池的续航能力不足已成急需解决的问题，但电池技术的发展相对缓慢，不可

4、能在短期内满足需求，所以必须从另一个角度来解决这个问题，就是降低芯片的功耗，所以在芯片中加入低功耗设计就成为了解决该问题的最好办法。一. 功耗的组成要想实现低功耗，就必须了解电路中功耗的来源，对于CMOS电路功耗主要分为三部分，分别是电路在对负载电容充电放电引起的跳变功耗；由CMOS晶体管在跳变过程中，短暂的电源和地导通带来的短路功耗和由漏电流引起的漏电功耗。其中跳变功耗和短路功耗为动态功耗，漏电功耗为静态功耗。以下是SoC功耗分析的经典公式：P = Pswitching + Pshortcircut + Pleakage= ACV + AVIshort + VIleak （1）其中是系统的频

5、率；A是跳变因子，即整个电路的平均反转比例；是C门电路的总电容；V是供电电压；是电平信号从开始变化到稳定的时间。1.1 跳变功耗跳变功耗，又称为交流开关功耗或负载电容功耗，是由于每个门在电平跳变时，输出端对负载电容充放电形成的。当输出端电平有高到低或由低到高时，电源会对负载电容进行充放电，形成跳变功耗。有公式（1）第一项可以看出，要想降低跳变功耗就需要降低器件的工作电压，减小负载电容，降低器件的工作频率以及减小电路的活动因子。1.2 短路功耗短路功耗又称为直流开关功耗。由于在实际电路中，输入信号的跳变需要经过一定的时间。所以当电压落到和之间时（其中和分别为NMOS管和PMOS管的阈值电压，为电

6、源电压），这样开关上的两个MOS管会同时处于导通状态，这是会形成一个电源与地之间的电流通道，由此而产生的功耗便成为短路功耗。减少通道开启的时间，可以有效的减小短路功耗。1.3 漏电功耗漏电功耗主要是指有泄漏电流引起的功耗。在CMOS电路中主要有四种泄露电流，分别是亚阈值泄漏电流、栅泄漏电流、门栅感应泄漏电流和反偏结泄漏电流。电路的的漏电功耗是所有泄漏电流引起的功耗的总和。 在深亚微米工艺下，电路的功耗主要是跳变功耗，短路功耗和漏电功耗可以忽略不计，但随着工艺发展到纳米级时如图1所示，漏电功耗在整个功耗中的比例将显著提高。图 1 不同工艺下动态功耗和静态功耗对比图二.SoC设计中的低功耗技术 S

7、oC功耗所涉及的方面十分广泛，但一味的追求低功耗必然会影响到其它设计目标的实现，所以如何速度、面积、功耗等因素间寻求到一个平衡点，便需要对SoC设计各阶段所采用的低功耗技术进行详细的分析。下面将从系统级设计到物理各阶段的低功耗技术和物理实现。由于功耗的估计贯穿SoC设计的各个阶段，所以首先要对它进行一个详细的了解。2.1功耗估计技术在SoC设计中，功耗的估计非常重要，不仅能够把握所使用的低功耗技术的效果，还可以及时发现设计中存在的一些功耗问题。目前功耗估计的方法主要有概率分析法和仿真分析法。无论是哪中算法都是基于电路的功耗模型进行的，不同的算法在准确度和速度上有所不同，概率分析法可以快速估计功

8、率，但准确度较差，而仿真分析法较为准确，却需要更长的时间为代价。在不同抽象层次提取出来的功耗模型差距很大，抽象层次越高，准确性越差大功耗估计所花费的时间却越短，如RTL级功耗分析所花费的时间是电路级的几万甚至几十万分之一，但它的误差却大于50%，所以这种层次上的估计只有相对意义。现在国外很多公司在这方面已经做出很多努力，如Synopsys已经设计出了很好的功耗分析软件Power Compiler。 2.2 SOC设计各层次的低功耗设计SoC低功耗设计案抽象层次可以分为系统级、RTL级、电路级和器件级。由于SoC的设计多采用自顶向下的设计模式，所以在越高的抽象层级采用的低功耗技术策略获得的效果会

9、约明显。一 系统级低功耗技术 软硬件划分软硬件划分是从系统功能的抽象描述着手，通过比较采用硬件方式和软件方式实现系统功能的功耗，得出一个比较合理的低功耗实现方案，将系统功能分解为硬件和软件来实现。由于软硬件的划分处于设计的起始阶段，所以能为降低功耗带来更大的可能。 并行(Parallel)技术 并行技术是将一条数据通路的工作分解到两条通路上完成。并行结构可以在不降低计算速度的前提下，将工作频率降低为原来的一般，同时电源电压也可降低，可以明显的降低功耗。但这种结构是以牺牲面积为代价的。 流水线技术采用流水线技术，在较长的运算路径分成多个较短的运算。这样工作频率虽然没有改变，但每一级运算的路径却变

10、短了，是电源电压可以降低，所以流水线技术也可以降低功耗。但需要注意的是，并行技术和流水线技术能够降低功耗的主要原因是设计者可以选择更低的电压，如果使用固定的电压，这两种技术只能提高电路的运算速度，功耗反而会增加。 编码优化 SoC内部的总线的电容在对于整个芯片还是占有很大比重，所以降低不同数据间转换时的总线平均翻转次数，就可以降低设计的功耗，这也是各种那个编码优化所要达到的目的。常用的编码方式有独热码(One-Hot)、格雷码，还有一些更加复杂的低功耗编码，如窄总线编码、部分总线反转编码和自适应编码等。使用编码优化来降低芯片功耗的同时要注意由它带来的面积增加的问题。 功耗管理SoC是有多个不同

11、的功能模块组成，但其工作时不是所有的模块都处于被调用状态，所以通过区分各模块不同的工作状态，适时的将处于空闲状态的模块挂起。甚至可以监测整个芯片的工作状态，如果系统在一段时间内一直处于空闲状态，就将整个芯片挂起，进入睡眠状态。这样就可以起到降低功耗的作用。 算法优化算法优化的目的主要有以下三个方面，首先是尽量利用算法的规整性和可重用性减少运算操作和所需的运算资源。第二是针对硬件结构通过合理有效的利用寄存器来减少对内存的访问。第三是合理的利用硬件所提供的各种节能模式和状态。通过以上的优化可以明显的降低功耗。二 RTL级低功耗技术RTL低功耗技术主要有三种，分别是门控时钟技术、存储器分区技术和与计

12、算技术。由于时钟和功耗又着密切的关系，可以通过代码设计或通过Synopsys的PowerCompiler加入门控时钟，适时的选择关闭空闲模块的时钟，以最大程度的减少动态功耗。存储器分区技术是将系统存储区分成多个小个存储块，工作中通过译码来区分不同的存储块，只有被访问的存储器才工作，其他的处于不工作状态，这样可以有效的减小系统的功耗。预计算是提前进行位宽较小的计算工作，如果这些操作得到的信息可以代表实际的运算结果，就可以避免再进行位宽较大的计算工作，降低电路的有效翻转率，从而达到降低功耗的目的。三 器件级采用更高的工艺技术是减小功耗非常有效的手段。通过使用新工艺，使器件尺寸减小，互连线长度减小，

13、电容减小，从而大大有助于SoC功耗的降低。还可以在关键路径上使用低阈值器件，在非关键路径上使用高阈值器件获得电路性能与功耗的折中。SoC设计中除了以上环节，合理的版图布局和先进的封装也很重要。传统的布局布线是以面积和延时最小为设计目标，它衡量的标准是线长最短，电容最小，而没有与信号的活动性结合起来。基于低功耗的布局布线中，往往以电容和活动性的乘积最小为目标，活动性好的线应尽可能短。这种布局布线可以降低18%的功耗。，由于压点面积较大会带来不小的电容，同时好的封装技术所带来的寄生电容也相对较小，所以减少压点的数目使用先进的封装对于降低SoC产品的功耗也很重要。四 总结与展望本文分析了CMOS电路功耗的来源，对SoC设计各级的常用低功耗技术进行了详细的分析。出了本文提到的这些，高效的低功耗技术还有许多，随着研究的不断深入和高效工具的使用，SoC中的低功耗技术将会更加成熟和有效。