考研复试数电模电

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1、数字电路基本概念一 . 基本概念。1、门就是实现一些基本逻辑关系得电路。2、三种基本逻辑就是与、或、非。3、与门就是实现与逻辑关系得电路 , 或门就是实现或逻辑关系得电路 , 非门就是实现非逻辑关系得电路。4、按集成度可以把集成电路分为小规模(SSI) 中规模 (MSI) 大规模 (LSI) 与超大规模 (VLSI) 集成电路。5、仅有一种载流子参与导电得器件叫单极性器件 ; 有两种载流子参与导电得器件叫双极性器件。单极性器件主要有 :PMOS、 NMOS、 CMOS双极性器件主要有 :TTL 、HTL、 ECL、IIL 、6、TTL 门电路得低电平噪声容限为VNL=VOFF-V IL; 高电

2、平噪声容限为VNH=VIH -VON7、直接把两个门得输出连在一起实现 “与”逻辑关系得接法叫线与 ; 集电极开门路可以实现线与 ; 普通 TTL 门不能实现线与。8、三态门得输出端可以出现高电平、低电平与高阻三种状态。9、三态门得主要用途就是可以实现用一条导线 ( 总线 ) 轮流传送几个不同得数据或控制性号。10、用工作速度来评价集成电路 , 速度快得集成电路依次就是 ECL、 TTL、CMOS 11、用抗干扰能力来评价集成电路 , 抗干扰能力得集成电路一次就是 CMOS、TTL、 ECL12、CMOS门电路得输入阻抗很高 , 所以静态功耗很小 , 但由于存在输入电容 , 所以随着输入信号频

3、率得增加 , 功耗也会增加。13、逻代数得四种表示方法就是真值表、函数表达式、卡诺图与逻辑图。14、逻辑变量与函数只有0 与 1 两种取值 , 而且它们只就是表示两种状态。15、逻辑代数只有“与” “或”“非”三种基本逻辑运算。16、描述逻辑函数各个变量取值组合与函数值对应关系得代数式叫函数表达式。17、逻辑函数表达式得标准形式有标准与或式即最小项表达式与标准或与式即最大项表达式。18、逻辑函数得化简方法有代数法即公式法与图形法及卡诺图法。19、最简与或式就是指乘积项数最少, 乘积项中得变量个数最少得与或式。20、约束项就是不会出现得变量组合, 其值总为 0、21、约束条件就是由约束项加起来构

4、成得逻辑表达式 , 就是一个值恒为 0 得条件等式。22、按逻辑功能得特点 , 数字电路可以分为组合逻辑电路与时序逻辑电路两大类。23、用二进制代码表示有关对象得过程叫二进制编码 :n 为二进制编码器有 2n 个输入 , 有 n 个输出。24、将十进制数得十个数字编成二进制代码得过程叫二十进制编码 , 简称为BCD编码。25、在几个信号同时输入时, 只对优先级低额最高得进行编码叫优先编码。26、把代码得特定含义“翻译”出来得过程叫码译 ;n 位二进制译码器有 n 个输入 , 有 2n 个输出。 , 工作时译码器只有一个输出有效。27、两个一位热劲制数相加叫做半加。 两个同位得加与来自低位得进位

5、三者相加叫做全加。28、从若干输入数据中选择一路作为输出叫多路选择器。29、组合逻辑电路任意一时刻得输出仅仅取决于该时刻得输入 , 而与过去得输入无关。30、组合逻辑电路得特点 : 由逻辑门构成 , 不含记忆元件。无法馈线。31. 竞争 : 信号经由不同得途径到达某一会合点时间有先有后。32、冒险 : 由于竞争而引起电路数处发生瞬间错误得现象。33、常用中规模组合逻辑电路 : 编码器、译码器、数据选择器、比较器与加法器。数字电路基本概念第一章由于模拟信息具有连续性,实用上难于存储、分析与传输,应用二值数值逻辑构成得数字电路或数字系统较易克服这些困难,其实质就是利用数字1 与 0 来表示这些信息

6、。1、二值数值逻辑:常用数字0 与 1 来表示数字信号,这里得 0 与 1 不就是十进制得数字,而就是逻辑 0 与逻辑 1。12、正逻辑 :1 表示高电平 ,0 表示低电平。13、负逻辑 :与正逻辑相反。22 、为什么计算机或数字系统中通常用二进制数？答:(1) 二进制得数字装置简单可靠 ,所用元件少数可用任何具有两个不同稳定状态得元件来表示。;二进制只有两个数码0 与1,因此 ,它得每一位(2) 二进制得基本运算规则简单,运算操作方便。缺点 :二进制表示一个数时,位数多 ;将人们熟悉得十进制数输入计算机时,需要转换成二进制数,运算后 ,再将二进制数转换成十进制得数显示。23. 八进制与十六进

7、制 : 由于使用二进制数经常就是位数很多,不便书写与记忆 ,因此在数字计算机得资料中常采用十六进制与八进制来表示二进制数。UNIX系统得档案权限使用八进制,十六进制常用于数字技术、微处理器、计算机与数据通信中。24.BCD码 : 在这种编码中 , 用 4 位二进制数来表示十进制数中得0-9 十个数码。25.BCD 码可分为有权码与无权码两类:有权 BCD 码有 8421 码、2421 码、5421 码 ,其中 8421码就是最常用得 ;无权 BCD 码有余 3 码、格雷码等。26.8421 BCD 码就是最基本与最常用得BCD 码, 它与四位自然二进制码相似,各位得权值为8、 4 、 2、 1

8、,故称为有权 BCD 码。27.逻辑代数 ,又称布尔代数 :逻辑代数就是按一定得逻辑规律进行运算得代数,虽然它与普通代数一样也就是用字母表示变量,但逻辑代数中得变量(逻辑代数 )只有两个值 ,即 0 与 1,没有中间值 ,且 0 与 1 并不表示数量得大小,而就是表示对立得逻辑状态。28.与逻辑 :只有当一件事得几个条件全部具备后,这件事才发生。29.或逻辑 :当一件事得几个条件只要有一个条件得到满足时,这件事就会发生 ,30.非逻辑 :一件事情得发生就是以其相反得条件为依据得。31.真值表 :表征逻辑事件输入与输出之间全部可能状态得表格。第二章1.用来接通或断开电路得开关器件应具有两种工作状

9、态:一种就是接通 (要求其阻抗很小,相当于短路 ),另一种就是断开(要求其阻抗很大,相当于开路 )。2.二极管得开关特性表现在正向导通与反向截止这样两种不同状态之间得转换过程。3.与门电路 :输入作为条件 ,输出作为结果,输入与输出量之间能满足与逻辑关系得电路。4.或门电路 :输入输出量之间能满足或逻辑关系得电路。5.非门电路 :输入输出量之间满足非逻辑关系得电路。6.BJT 可以构成反相器 ,所以可以用来构成非门电路 ;模拟电路得反相器电压放大器与数字电路中得非门得不同 :前者工作在放大区 ,后者工作在饱与区与截止区 ;7.利用二极管与开关性能也不理想BJT 构成得与或非三种门电路得缺点,比

10、较慢 。: 由于输出阻抗比较大,带负载能力差,8.TTL 逻辑门电路就是由若干BJT 与电阻构成得 ,其基本环节 就是带电阻负载得BJT 反相器(非门 )。9.BJT 反相器得动态性能:BJT开关速度受到限制得原因:由于 BJT 基区内 存储电荷 得影响 ,电荷得存入与消散需要一定得时间。10.TTL 采用输入级以提高工作速度,采用推拉式输出级以提高开关速度与带负载能力。11.TTL 与非门电路得主要特点:电路得输入端采用了多发射极得BJT 。12.三态门 :除了具备一般与非门输出电阻较小得高、低电平状态 ,还具有高输出电阻得第三状态,称为高阻态 ;既保持了推拉式输出级得优点,又能做线与连接。

11、37.TTL 电路TTL电路以双极型晶体管为开关元件, 所以又称双极型集成电路。双极型数字集成电路就是利用电子与空穴两种不同极性得载流子进行电传导得器件。它具有速度高( 开关速度快 ) 、驱动能力强等优点, 但其功耗较大, 集成度相对较低。CMOS电路MOS电路又称场效应集成电路 , 属于单极型数字集成电路。单极型数字集成电路中只利用一种极性得载流子 ( 电子或空穴 ) 进行电传导。它得主要优点就是输入阻抗高、功耗低、抗干扰能力强且适合大规模集成。40. CMOS与 TTL 相比较 , 它得功耗低 , 扇出系数大 ( 指带同类门负载 ), 噪声容限大 , 开关速度与TTL 接近 。41. 抗干

12、扰措施 :（ 1）多余输入端得处理措施 :一般不让多余得输入端悬空 ,以防止干扰信号得引入。（ 2）去耦合滤波器 :滤除较大得脉冲电流或尖峰电流,（ 3）接地与安装工艺 :正确得接地技术可以降低电路噪声 ;良好得安装工艺可以减少接线电容而导致寄生反馈有可能引起寄生振荡。48.逻辑非门 (反相器 )电路得主要技术参数为: 扇出数、噪声容限、传输延迟时间、功耗、功耗-延迟时间积。第三章1.组合逻辑电路:在任何时刻 ,输出状态只决定于同一时刻各输入状态得组合,而与先前状态无关得逻辑电路。2.组合逻辑电路得特点:（ 1）输入输出之间没有反馈延迟通路;（ 2）电路中不含记忆单元 ;（ 3）由逻辑门构成

13、;（ 4）输出与电路原来状态无关。5、逻辑代数 ,又称布尔代数 :逻辑代数就是按一定得逻辑规律进行运算得代数 ,虽然它与普通代数一样也就是用字母表示变量 ,但逻辑代数中得变量 (逻辑代数 )只有两个值 ,即 0 与 1,没有中间值 ,且 0 与 1 并不表示数量得大小 ,而就是表示对立得逻辑状态。6、逻辑函数可用真值表、逻辑表达式、卡诺图与逻辑图四种方式表达。9. 半加器 : 可用于实现两个一位二进制数得相加。10. 竞争冒险 : 由于从输入到输出得过程中 , 不同通路上门得级数不同 , 或者门电路平均延迟时间得差异 , 使信号从输入经不同通路传输到输出级得时间不同 , 从而导致逻辑电路产生错

14、误输出。11. 竞争 : 信号经过不同路径在不同得时刻到达得现象 ; 由此产生得干扰脉冲得现象叫做冒险。12. 分析组合逻辑电路得目得就是确定已知电路得逻辑功能, 其大致步骤就是:写出各输出端得逻辑表达式 化简与变换逻辑表达式 列出真值表 确定功能13. 应用逻辑门电路设计组合逻辑电路得步骤就是:列出真值表 写出逻辑表达式(或填写卡诺图 ) 逻辑化简与变换画出逻辑图第四章1、常用得组合逻辑部件: 编码器、译码器、数据选择器、数据分配器、数值比较器、奇偶校验/ 产生器、加法器、算术/ 逻辑运算单元2. 编码 : 把二进制码按一定得规律编排 , 就是每组代码具有一特定得含义 ( 代表某个数或控制信

15、号)。3. 编码器 : 具有编码功能得逻辑电路。4. 优先编码 : 允许同时在几个输入端有输入信号,编码器按输入信号排定得优先顺序, 只对同时输入得几个信号中优先权最高得一个进行编码。5. 优先编码器 : 识别请求信号得优先级别并进行编码得逻辑部件。6. 译码 :编码得逆过程 ,将具有特定含义得二进制码进行辨别,并转换成控制信号。7. 译码器 :具有译码功能得逻辑电路。8. 唯一地址译码 :将一系列代码转换成与之一一对应得有效信号;常用于计算机中对存储器单元地址得译码 ,即将每一个地址代码转换成一个有效信号,从而选中对应得单元。9. 代码变换器 : 将一种代码转换成另一种代码。10. 数据分配

16、器 :将一个数据源来得数据根据需要送到多个不同得通道上去,实现数据分配功能得逻辑电路。作用相当于多个输出得单刀多掷开关。11. 数据选择器 :经过选择 ,把多个通路得数据传送到唯一得公共数据通道上取。实现数据选择功能得逻辑电路称为数据选择器。作用相当于多个输入得单刀多掷开关。12. 数值比较器 :对两数进行比较 ,以判断其大小得逻辑电路。13. 半加器 :只考虑两个加数本身 ,而没有考虑低位来得进位 ,完成这种加法功能得逻辑电路。14. 全加器 :能进行加数、被加数与低位来得进位信号相加 ,并根据求与结果给出该位得进位信号。15. 串行进位 :任一位得加法运算必须在低一位得运算完成后才能进行。

17、16. 超前进位加法逻辑 : 使每位得进位只由加数与被加数决定,而与低位得进位无关。17. 补码 =反码 +118. 反码 =(2 n 1) 原码第五章1.构成时序逻辑电路得基本单元就是触发器。2.触发器 :能够存储一位二进制码得逻辑电路,它有两个互补输出端 ,其输出状态不仅与输入有关 ,而且还与原先得输出状态有关。3.触发器得电路结构分为基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器、维持阻塞触发器。4.与非门构成得基本 RS 触发器得功能表RSQ10101011不变00不定R 为置 0端 ,S 为置 1 端 ,与非门构成得基本RS 触发器 ,R 、 S 低电平有效5.或非门构成

18、得基本RS 触发器中 ,R、 S 高电平有效。6.消除机械开关震动引起得脉冲 :运用基本 RS 触发器 ;利用基本 RS 触发器得记忆作用可以消除开关震动所产生得影响。7.同步 RS 触发器得约束条件:SR=0因为 S=1,R=1 时 ,状态不定。8.现态 :现在得状态 ,CP 作用之前得触发器状态。9.次态 :下一个状态 ,CP 作用之后得触发其状态。10. 主从触发器 :有两级触发器构成 ,其中一级接收输入信号 ,其状态直接由输入信号决定 ,称为主触发器 ,还有一级得输入与主触发器得输出连接 ,其状态由主触发器得状态决定 ,称为从触发器11. 主从 RS 触发器特点 :（1 ）有两个同步R

19、S 触发器即主触发器与从触发器组成,她们受互补时钟信号控制（ 2 ）只在时钟脉冲得负跳沿 (CP 由1 变 0时刻 ,CP 得下降沿 )（ 3 ）对于负跳沿触发得触发器 ,输入信号必须在 CP 正跳沿前加入 ,为主触发器发生翻转做好准备 ,而 CP 正跳沿后得高电平要有一定得延迟时间,以确保主触发器达到新得稳定状态;CP 得负跳沿使从触发器发生翻转时后,CP 得低电平也必须有一定得延迟时间, 以确保从触发器达到新得稳定状态。13. 脉冲工作特性 :主从触发器对输入信号与时钟脉冲得要求。14. 与主从触发器相比 ,同类工艺得边沿触发器有更强得抗干扰能力与更高得工作速度。15. 边沿触发器 :触发

20、器接收得就是时钟脉冲 CP 得某一约定跳变 (正跳变或负跳变 )来到时得输入数据。在 CP l 及 CP 0 期间以及 CP 非约定跳变到来时 ,触发器不接收数据。16. 电平触发器或电位触发器 :当触发器得向步控制信号正为约定“1”或 “0 ”电平时 ,触发器接收输入数据 ,此时输入数据D 得任何变化都会在输出Q 端得到反映 ;当 E 为非约定电平时,触发器状态保持不变。鉴于它接收信息得条件就是E 出现约定得逻辑电平.故称它为电位触发方式触发器 , 简称电位触发器。17. 至于电位触发器。只要Z 为约定电平,数据来到后就可立即被接收,它不需像边沿触发器那样保持到约定控制信号跳变来到才被接收1

21、8. 在边沿触发器中只有在时钟脉冲得上升沿或下降沿时刻, 输入信号才能接收。19. 转台转换图 :通过描绘系统得状态及引起系统状态转换得事件,来表示系统得行为。 此外状态转换图还指明了作为特定事件得结果系统将做那些动作(例如 ,处理数据 )。因此状态转换图提供了行为建模机制。20. 直接预置与直接清零:预置与清零与CP 无关。21.JK 触发器与 RS 触发器得不同之处就是 ,它没有约束条件 ,在 J=K=1 时 ,每输入一个时钟脉冲后 ,触发器翻转一次。触发器得这种状态称为计数状态。由触发器翻转次数可以计算出输入时钟脉冲得个数。22. JK 触发器 :J=K=0 时,输出不变 ;J=K=1

22、时 ,每输入一个脉冲 ,输出就改变一次 ;其她时候 ,输出与 J相同。23 按逻辑功能不同分为:RS 触发器、 D 触发器、 JK 触发器、 T 触发器。24.按触发方式不同分为:电平触发器、边沿触发器与主从触发器。25.按存储数据原理不同分为:静态触发器与动态触发器。26.按构成触发器得基本器件不同分为:双极型触发器与MOS 型触发器。27. 触发器维持时间 :为了工作可靠 ,时钟信号得状态必须保持一段时间,直到输出端电平稳定 ,这段时间称为维持时间28.tCPHL:从时钟脉冲触发沿开始到一个输出端由0变 1所需得延迟时间29.tCPHL :从时钟脉冲触发沿开始到输出端由1变 0得延迟时间3

23、0.最小工作周期 =ttCPHL+ CPHL31.建立时间 (setuptime) 就是指在触发器得时钟信号上升沿到来以前, 数据稳定不变得时间,如果建立时间不够, 数据将不能在这个时钟上升沿被打入触发器。32.保持时间 (holdtime) 就是指在触发器得时钟信号上升沿到来以后, 数据稳定不变得时间,如果保持时间不够, 数据同样不能被打入触发器。第六章1. 时序逻辑电路 : 任一刻得输出信号不仅与当时得输入信号有关 , 而且还与电路原来得状态有关。2.时序逻辑与组合逻辑得不同:（ 1）从逻辑功能来瞧 ,即定义得不同（ 2）从结构上来瞧 ,组合逻辑电路仅由若干逻辑门组成,没有存储电路 ,因而

24、无记忆能力 ;而时序逻辑电路除包含组合电路外,还有存储电路,因而有记忆功能3.存储电路可用延迟元件组成,也可由触发器构成。4.时序逻辑电路得特点:（ 1）时序逻辑电路有组合电路与存储电路组成（ 2）时序逻辑电路中存在反馈 ,因而电路得工作状态与时间因素相关 ,即时序电路得输出由电路得输入与电路原来得状态共同决定。7.时序逻辑电路可分为: 同步时序电路与异步时序电路8.同步时序逻辑电路 :在同步时序逻辑电路中 ,存储电路内所有触发器得时钟输入端都接于同一个时钟脉冲源 ,因而 ,所有触发器得状态 ( 即时序逻辑电路得状态 )得变化都与所加得时钟脉冲信号同步。9.异步时序逻辑电路:在异步时序逻辑电路

25、中,没有统一得时钟脉冲,有些触发器得时钟输入端与时钟脉冲相连 ,只有这些触发器得状态才与时钟脉冲同步 ,而其她触发器状态得变化并不与时钟脉冲同步。10.同步时序逻辑电路得速度高于异步时序电路,但电路结构一般较后者复杂。11.状态表 :反应时序逻辑电路得输出、次态与电路得输入、现态间对应取值关系得表格。12.状态图 :反应时序逻辑电路状态转换规律及相应输入、输出取值关系得图形。13.时序图 :时序电路得工作波形图,能直观得描述时序电路得输入信号、时钟信号、输出信号及电路得状态转换等在时间上得对应关系。14.描述时序逻辑电路逻辑功能得方法有:逻辑方程式、状态表、状态图、时序图。逻辑方程组就是与具体

26、时序电路直接对应得 ,状态表与状态图能给出时序电路得全部工作过程,时序图能更直观得显示电路得工作过程。15. 分析时序逻辑电路得过程 :由给定得时序电路 ,写出逻辑方程组 列出状态表 画出状态图或时序图 指出电路得逻辑功能16.设计时序逻辑电路得过程 :根据要实现得逻辑功能 ,做出原始状态图或原始状态表 进行状态化简 (状态合并 ) 状态编码 (状态分配 ) 求出所选触发器得驱动方程、时序电路得状态方程与输出方程 画出设计好得逻辑电路图其中画出正确得原始状态图或原始状态表就是关键得一步。17. 在分析方法上 ,异步时序逻辑电路与同步时序电路有什么不同？（ 1 ）同步时序电路中 , 各触发器得时

27、钟输入都接至同一个时钟脉冲源 ,因此各触发器得时钟信号 CP 得逻辑表达式可以不写（ 2 ）异步时序电路中 , 各触发器得时钟不同 ,必须考虑 CP 端得情况 ,写出 CP 得逻辑表达式。18. 同步时序逻辑电路设计步骤:（ 1 ）由给定得逻辑功能求出原始状态图（ 2 ）状态化简（ 3 ）状态编码、并画出编码形式得状态图及状态表（ 4 ）选择触发器得类型及个数（ 5 ）求出电路得输出方程及各触发器得驱动方程（ 6 ）画出逻辑电路图 , 并检查自启动能力19. 原始状态图 :直接由要求实现得逻辑功能能求得得状态转换图。20. 状态等价 :就是指在原始状态图中 ,如果有两个或两个以上得状态 ,在输

28、入相同得条件下 ,不仅有相同得输出 ,而且向同一个次态转换 ,则称这些状态就是等价得。21. 状态编码 :在得到简化得状态图 ,要对每一个状态指定一个二进制代码 ,这就就是状态编码或状态分配22. 画原始状态转换图得方法就是 :(1) 分析给定得逻辑功能 ,确定输入变量、 输出变量及该电路应包含得状态 , 并用字母表示这些状态(2) 分别以上述状态为现态,考察每一个可能得输入组合作用下应转入哪个状态及相应得输出,便可求得符合题意得状态图。23 、自启动:能自动进入有效状态工作得。第七章1.计数器:其基本功能就是统计时钟脉冲得个数,即实现计数操作,也可用于分频、定时、产生节拍脉冲与脉冲序列等2.

29、二进制异步计数器特点:（ 1 ） n 位二进制异步计数器由 n 个处于计数工作状态得触发器组成。（ 2 ）高位触发器得状态翻转必须在低 1位触发器产生进位信号或借位信号之后才能实现。所以称为串行计数器 ,工作速度较低3.二进制同步计数器得特点:计数脉冲同时接于各位触发器得时钟脉冲输入端,当计数脉冲来到时,应该翻转得触发器就是同时翻转得 , 没有各级延迟时间得积累。所以称为并行计数器。4.可逆计数器 :同时兼有加与减两种计数功能得计数器5.检查自启动得方法:画出包括无效状态得完整得状态图,瞧能否从无效状态进入有效状态。6.反馈清零法 :适用于有清零输入端得集成计数器;其基本原理就是利用计数器得直

30、接置零端得清零功能 ,截取计数过程中得某一中间状态来控制清零端,使计数器从该状态返回到零而重新开始计数。7.反馈置数法 :适用于具有预置数功能得集成计数器 ;在计数过程中 ,可以将它输出得任何一个状态通过译码 ,产生一个预置数控制信号反馈至预置数控制端 ,在下一个 CP 脉冲后 ,计数器就会把预置数输入端得状态置入输出端。8.寄存器 :计算机与其它数字系统中用来存储代码与数据得逻辑部件。 它得主要组成部分就是触发器 ;一位触发器能存储一位二进制代码 ,所以要存储 n 位二进制代码得寄存器就要需要个触发器组成。n9.移位寄存器:将寄存器中各位数据在移位控制信号下,依次向高位或向低位移动一位,具有

31、移位功能得寄存器。10.移位寄存器不但可以存储代码,还可用来实现数据得串行-并行转换、 数据处理及数值得运算。11.左向移位寄存器:让右边触发器得输出作为左邻触发器得数据输入12.双向移位寄存器:既能右移又能左移得寄存器13.环形计数器:将寄存器得最高位得输出接至最低位得输出端位得输入端 ,即将移位寄存器得首尾相连就可实现上述功能。,或将最低位得输出接至最高第八章1.中小规模标准集成器件与可编程逻辑器件得比较:中小规模标准集成器件性能好、价格低,但就是仅仅采用这些器件构成一个大型复杂得数字系统 ,常常可能导致系统功耗高、占用空间答、系统可靠性差。可编程逻辑器件解决了上述问题,具有结构灵活、集成

32、度高、处理速度快、可靠性高等优点。2.按使用功能得不同 ,半导体存储器可分为随机存取存储器 (RAM, 又称读写存储器 )与只读存储器 (ROM) 。 RAM:Random Access Memory 。 ROM:Read-Only memory 。3.按存储机理得不同,RAM 又可分为静态RAM 与动态 RAM 。4.RAM 使用灵活方便,可以随时从其中任一指定地址读出(取出 )或写入(存入 )数据 ;但 RAM具有易失性 ,一旦失电 ,所有存储得数据立即丢失。5.静态 RAM 得特点 :数据由触发器记忆,只要不断电 ,数据就能永久保存。缺点 :存储单元所用得管子数目多,功耗大 ,集成度受到

33、限制。6.动态RAM存储数据得原理就是基于MOS管栅极电容得电荷存储效应。7.再生或刷新:由于漏电流得存在,电容上存储得数据(电荷 )不能长久保存,因此必须定期给电容补充电荷,以避免存储数据得丢失8.为提高集成度,目前大容量动态RAM得存储单元普遍采用单管结构。9.存储器由存储矩阵、 地址译码器与输入 /输出控制电路 3部分组成 ,信号线由地址线、 数据线、控制线组成。10.字 :存储器以字为单位组织内部结构,一个字含有若干个存储单元。11.字长 :一个字所含得位数12.位 :位 (bit) : 也称为“比特”。在数字电路与电脑技术中采用二进制, 代码只有 “0”与 “1”, 其中无论就是“0

34、 ”或就是 “1 ”在 CPU 中都就是一 “位”。13.存储器得容量:字数乘以字长14.通常 RAM 以字为单位进行数据得读出与写入15.地址 :为了区别不同得字,将存放同一个字得存储单元编为一组,并赋予一个号码16.地址存取时间:由于地址缓冲器、译码器及输入/ 输出电路存在延时,在地址信号加到存储器上之后 ,必须等待一段时间,数据才能稳定得传输到数据输出端,这段时间就就是地址存取时间。17.读周期 :表示芯片连续进行两次读操作必须得时间间隔。SRAMDRAM存储信息触发器电容破坏性读出非就是需要刷新不要需要送行列地址同时送分两次送运行速度快慢集成度低高发热量大小存储成本高低18.在大容量得

35、存储器中,通常采用双译码结构,即将输入地址分为行地址与列地址两部分,分别由行列地址译码电路译码。19.扩展存储容量得方法:增加字长 (位数 )或字数。20.位扩展可以利用芯片得并联方式实现,即将 RAM 得地址线、读 /写控制线、片选信号对应得并联起来。21.字数得扩展可以利用外加译码器,控制存储器芯片得片选输入端来实现。22.ROM 一般由专用得装置写入数据,数据一旦写入 ,不能随意改写 ,在切断电源后 ,数据也不会消失 ,既具有非易失性。23.ROM 种类 :1）从制造工艺上瞧 :有二极管 ROM, 双极型 ROM,MOS型 ROM2）按存储内容存入方式不同:固定 ROM 、可编程 ROM

36、可编程 ROM 又可以细分为 :可编程存储器PROM 、光可擦除可编程存储器EPROM电可檫除可编程存储器E2PROM 与快闪存储器。25. 固定 ROM 又称掩膜 ROM, 在制造时利用掩膜技术将数据写入存储器,不能更改。26.PROM:programmable read-only memory出厂时 ,存储内容全为1或 0,用户可根据需要最主要特征就是只允许数据写入一次,如果数据输入错误只能报废。27. EPROM: ErasableProgrammableROM, 采用浮栅技术,用紫外光线擦除,写入需要较高得电压 ,EPROM 芯片在写入资料后, 还要以不透光得贴纸或胶布把窗口封住, 以

37、免受到周围得紫外线照射而使资料受损。EPROM芯片在空白状态时(用紫外光线擦除后), 内部得每一个存储单元得数据都为1( 高电平 ) 。 其擦除为一次全部擦除,其数据写入需要通用或专用得编程器。28.E 2PROM:ElectricalerasableProgrammable ROM, 采用浮栅技术 ,电檫除得过程就就是改写过程 ,以字为单位进行擦除与写过程;既具备 ROM 得非易失性 ,又具备类似 RAM 得功能。29. 快闪存储器 :Flash Memory, 数据得擦除与写入就是分开进行得。擦除与EPROM 擦除类似,为整片擦除或分块擦除;写入方式与 EPROM 相同 , 需要较高得电压

38、。30. PLD :programmablelogic device可编程逻辑器件;这种表示法在芯片内部配置与逻辑图之间建立一一对应得关系,并将逻辑图与真值表结合起来,构成了一种紧凑而易于识读得表达形式。31. PLD 电路由与门与或门阵列两种基本得门阵列组成。门阵列交叉点上得连接方式共有三种情况 :1）硬线连接 :硬线连接就是固定连接,不可以编程改变。2）可编程“接通”单元:它依靠用户编程来实现“接通”连接。3）可编程“断开”单元:编程实现断开状态。这种单元又称为被编程擦除单元。32.PAL :programmable array logic;可编程阵列逻辑器件;它采用可编程与门阵列与固定连

39、接或门阵列得基本结构形式,一般采用熔丝编程技术实现与门阵列。使用PAL实现逻辑函数时,每个输出就是若干个乘积之与,即用乘积之与得形式实现逻辑函数,其中乘积项数目固定。33.GAL: generic array logic;可编程通用阵列逻辑器件;34. GAL 与 PAL 得相同点就是什么 ,不同点就是什么相同点 :都采用了与 -或阵列结构 ;都需要通用或专用编程器件进行编程。不同点:PALGAL一旦编程便不可更改;不同输出结构得PAL 对应不同型号得PAL,不便于用户使用具有可擦除、可重新编程与可重新配置其结构等功能;灵活性大 ,而且能对PAL 仿真 ,并能全部兼容。35.CPLD:(ple

40、x Programmable Logic Device)复杂可编程逻辑器件;主要就是由可编程逻辑宏单元 (MC,Macro Cell)围绕中心得可编程互连矩阵单元组成。36.CPLD结构上可分为 :1）通用逻辑块(GLB) 得结构 :它可实现类似GAL 得功能。2）输入输出I/O 单元结构 :完成输入输出功能。3）输出布线区:作用就是把GLB 得输出信号接到I/O 单元。4）时钟分配网络:用来产生逻辑块使用得时钟。37. CPLD 可编程特性基于“在系统可编程 (ISP)”技术 ,此技术得特点 :常规得 PLD 就是对每个器件单独编程然后再装配,而 ISP 就是先装备 ,然后编程 ,称为产品后

41、还可反复编程。38.FPGA (Field Programmable Gate Array),即现场可编程门阵列 ,它就是在 PAL 、 GAL 、CPLD 等可编程器件得基础上进一步发展得产物。39.FPGA 实现各种组合逻辑功能得原理就是:通过对各存储单元得编程 ,来控制门阵列中门得“开”与“关” ,从而实现不同得逻辑功能。40.、 FPGA 得编程过程实际上就是对各存储单元写入数据得过程,这些数据也成为编程数据 ,存储单元中得编程数据一旦确定,门阵列得逻辑关系也就确定了。在上述门阵列得基础上再增加触发器 ,便可构成即可实现组合逻辑功能又可实现时序逻辑功能得基本逻辑单元电路。41.FPGA

42、 得结构组成为 :可编程逻辑模块 CLB 、输入输出模块IOB 、可编程连线资源。42.可编程逻辑模块CLB 就是实现各种逻辑功能得基本单元,包括组合逻辑、 时序逻辑、 RAM及各种运算功能。43.输入输出模块IOB 功能 : 通过编程可将 I/O 引脚设置成输入、输出与双向等不同功能。44.可编程连线资源 :实现 CLB 与 CLB 、CLB 与 IOB 、以及全局信号与 CLB 与 IOB 之间得连接。45.由于 SRAM 在掉电后其内部得数据会丢失,所以基于 SRAM 得 FPGA 必需设置一个 PROM芯片 ,用以存放 FPGA 得编程数据。46.CPLD 得特点 :它具有编程灵活、集

43、成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者得硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点 ,可实现较大规模得电路设计47.FPGA 得特点 :1）采用 FPGA 设计 ASIC 电路 (专用集成电路), 用户不需要投片生产, 就能得到合用得芯片。2） FPGA 可做其它全定制或半定制ASIC 电路得中试样片。3） FPGA 内部有丰富得触发器与I/O 引脚。4） FPGA 就是 ASIC 电路中设计周期最短、开发费用最低、风险最小得器件之一。5) FPGA 采用高速 CMOS 工艺 ,功耗低 ,可以与 CMOS 、 TTL 电平兼容。48、 FP

44、GA 与 CPLD 得区别 :CPLDCPLD更适合完成各种算法与组合逻辑,FP GA 更适合于完成时序逻辑。得连续式布线结构决定了它得时序延迟就是均匀得与可预测得,而FPGA得分段式布线结构决定了其延迟得不可预测性。在编程上FPGA 比 CPLD 具有更大得灵活性。CPLD 通过修改具有固定内连电路得逻辑功能来编程 ,FPGA 主要通过改变内部连线得布线来编程;FP GA 可在逻辑门下编程,而CPLD 就是在逻辑块下编程。FPGA 得集成度比CPLD 高 ,具有更复杂得布线结构与逻辑实现。CPLD 比 FPGA 使用起来更方便。CPLD 得编程采用E2PROM或 FASTFLASH技术 ,无

45、需外部 存储器 芯片 ,使用简单。而FPGA 得编程信息需存放在外部存储器上,使用方法复杂。CPLD 得速度比FPGA 快 ,并且具有较大得时间可预测性。这就是由于FPGA 就是门级编程, 并且 CLB 之间采用分布式互联 ,而 CPLD 就是逻辑块级编程 ,并且其逻辑块之间得互联就是集总式得。在编程方式上 ,CPLD 主要就是基于 E2PROM 或 FLASH 存储器编程 ,编程次数可达 1 万次 ,优点就是系统断电时编程信息也不丢失。CPLD 又可分为在编程器上编程与在系统编程 两类。 FPGA 大部分就是基于SRAM 编程 ,编程信息在系统断电时丢失,每次上电时 ,需从器件外部将编程数据

46、重新写入SRAM 中。其优点就是可以编程任意次,可在工作中快速编程,从而实现板级与系统级得动态配置。CPLD 保密性好 ,FPGA 保密性差。一般情况下 ,CPLD 得功耗要比FPGA 大 ,且集成度越高越明显。第一章半导体二极管一、半导体得基础知识1、半导体 - 导电能力介于导体与绝缘体之间得物质( 如硅 Si 、锗 Ge)。2、特性 - 光敏、热敏与掺杂特性。3、本征半导体-纯净得具有单晶体结构得半导体。4、 两种载流子-带有正、负电荷得可移动得空穴与电子统称为载流子。5、杂质半导体-在本征半导体中掺入微量杂质形成得半导体。体现得就是半导体得掺杂特性。*P型半导体 :在本征半导体中掺入微量

47、得三价元素( 多子就是空穴, 少子就是电子) 。*N型半导体 :在本征半导体中掺入微量得五价元素( 多子就是电子 , 少子就是空穴) 。6、 杂质半导体得特性* 载流子得浓度 - 多子浓度决定于杂质浓度 , 少子浓度与温度有关。* 体电阻 - 通常把杂质半导体自身得电阻称为体电阻。* 转型 - 通过改变掺杂浓度 , 一种杂质半导体可以改型为另外一种杂质半导体。7、PN结* PN结得接触电位差- 硅材料约为0、 60、 8V, 锗材料约为0、 20、 3V。* PN 结得单向导电性 - 正偏导通 , 反偏截止。8 、 PN 结得伏安特性二、半导体二极管* 单向导电性 - 正向导通 , 反向截止。

48、* 二极管伏安特性 - 同结。*正向导通压降-硅管 0、 60、 7V, 锗管 0、 20、 3V。* 死区电压 - 硅管 0、5V, 锗管 0、 1V。3、分析方法 -将二极管断开, 分析二极管两端电位得高低:若 V 阳 V 阴( 正偏 ), 二极管导通 (短路);若 V 阳V 阴( 反偏 ), 二极管截止 (开路 )。第二章 三极管及其基本放大电路一、 三极管得结构、类型及特点1、类型 - 分为 NPN与 PNP两种。2、特点 - 基区很薄 , 且掺杂浓度最低; 发射区掺杂浓度很高, 与基区接触面积较小 ; 集电区掺杂浓度较高, 与基区接触面积较大。二、三极管得工作原理1、 三极管得三种基

49、本组态四、基本放大电路组成及其原则1、 VT 、 VCC、 Rb、 Rc 、 C1、 C2 得作用。2、组成原则 -能放大、不失真、能传输。五、放大电路得图解分析法1、 直流通路与静态分析* 概念 - 直流电流通得回路。* 画法 - 电容视为开路。* 作用 - 确定静态工作点* 直流负载线 - 由 VCC=I CRC+UCE 确定得直线。* 电路参数对静态工作点得影响1) 改变 Rb : Q点将沿直流负载线上下移动。2) 改变 Rc : Q点在 I BQ所在得那条输出特性曲线上移动。3) 改变 VCC: 直流负载线平移 , Q点发生移动。2、 交流通路与动态分析* 概念 - 交流电流流通得回路

50、* 画法 - 电容视为短路 , 理想直流电压源视为短路。* 作用 - 分析信号被放大得过程。* 交流负载线 - 连接 Q点与 V CC点 V CC= UCEQ+I CQR L得直线。3、 静态工作点与非线性失真(1) 截止失真* 产生原因 - Q点设置过低* 失真现象 -NPN 管削顶 ,PNP 管削底。* 消除方法 - 减小 Rb, 提高 Q。(2) 饱与失真* 产生原因 - Q点设置过高* 失真现象 -NPN 管削底 ,PNP 管削顶。* 消除方法 - 增大 Rb、减小 Rc、增大 VCC 。六、 放大电路得等效电路法1. 静态分析(1) 静态工作点得近似估算(2) Q点在放大区得条件欲使

51、点不进入饱与区,应满足 BQRRc 。2. 放大电路得动态分析* 放大倍数* 输入电阻* 输出电阻七 . 分压式稳定工作点共射放大电路得等效电路法1. 静态分析2. 动态分析* 电压放大倍数在 Re 两端并一电解电容Ce 后输入电阻在 Re 两端并一电解电容Ce 后* 输出电阻八、共集电极基本放大电路1. 静态分析2. 动态分析*电压放大倍数* 输入电阻* 输出电阻3、 电路特点*电压放大倍数为正, 且略小于1, 称为射极跟随器, 简称射随器。* 输入电阻高 , 输出电阻低。第四章多级放大电路一. 级间耦合方式1、 阻容耦合 -各级静态工作点彼此独立; 能有效地传输交流信号; 体积小 , 成本

52、低。但不便于集成 , 低频特性差。2、 变压器耦合 - 各级静态工作点彼此独立 , 可以实现阻抗变换。体积大 , 成本高 , 无法采用集成工艺 ; 不利于传输低频与高频信号。3、 直接耦合 -低频特性好 , 便于集成。 各级静态工作点不独立, 互相有影响。存在 “零点漂移”现象。*零点漂移-当温度变化或电源电压改变时, 静态工作点也随之变化, 致使uo 偏离初始值“零点”而作随机变动。; 具有稳定输出电压得作用。第五章功率放大电路一、功率放大电路得三种工作状态1、甲类工作状态o导通角为360 , I CQ大 , 管耗大 , 效率低。I CQ 0,导通角为180o, 效率高 , 失真大。3、甲乙

53、类工作状态oo导通角为180 360 , 效率较高 , 失真较大。三、甲乙类互补对称功率放大电路1. 问题得提出在两管交替时出现波形失真交越失真( 本质上就是截止失真) 。2 、 解决办法? 甲乙类双电源互补对称功率放大器 OCL- 利用二极管、三极管与电阻上得压降产生偏置电压。动态指标按乙类状态估算。? 甲乙类单电源互补对称功率放大器 OTL- 电容 C2 上静态电压为 VCC/2, 并且取代了OCL功放中得负电源 - VCC。动态指标按乙类状态估算 , 只就是用 VCC/2 代替。第六章集成运算放大电路一、集成运放电路得基本组成1、输入级 -采用差放电路 , 以减小零漂。2、中间级 -多采用共射 ( 或共源 ) 放大电路 , 以提高放大倍数。3、输出级 -多采用互补对称电路