AllegroPCB层叠设置

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1、Cadence Allegro 16.5层叠设置孙海峰对于刚学习Cadence Allegro ，或者刚从其他EDA软件（如Protel）转为Allegro使用上的朋友，其颜色设置、层叠意义往往使人望而却步。如此多的额叠层，更细致的、更可靠的层叠设置，如何更好的理解和把握，哪些层叠对于我们设计是常用或必需的呢，我将在以下做详细的介绍。打开Cadence Allegro 16.5，进入Cadence PCB设计环境，点击工具栏的按钮，或执行菜单Display/Color/Visibility命令，打开层叠颜色设置的界面，以此为基础，我来介绍详细的层叠意义。在弹出的颜色设置对话框中可以看到，Cad

2、ence Allegro 16.5设计环境将颜色设置分为不同类型层叠，根据个人习惯分别进行设置，要设置好，先必须了解各个层叠的具体意义。1、 PCB基本叠层Stack-up设置a) Subclass子层叠，表示PCB中具体层叠，包括：Top层、Bottom层、内层（POW/GND）、阻焊层（Soldermask_Top/Soldermask_Bottom）、加焊层（Pastemak_Top/Pastemask_Bottom），其他Subclass子层叠目前设计中不需要用到，包括底片应用层（Filmmasktop/Filmmaskbottom）等，这些不常用的层叠不用花时间去了解的，与目前无关。

3、b) 子层叠相应的对象Objects，与上述的Subclass一起使用，用以显示不同子层叠上相应对象，包括子层叠上对应的Pin引脚、Via过孔、Etch走线、DRC规则错误、Plan覆铜平面、Anti Etch隔离走线（用于铜皮分割），这样既可配合子层叠，设置对应层不同对象的颜色。此外，Boundary轮廓、Cativy埋入式器件腔体等对象暂时不用去考虑，与现在大部分PCB设计暂时没有关系。2、 PCB区域叠层Areas设置高速PCB设计经常会用到区域的概念，包括：Constraint Region高速区域约束的特殊规则区域、Route Keep Out禁止布线区域、Via Keep Out禁

4、止放置过孔区域、Package Keep Out禁止布局区域、Package Keep In允许布局区域、Route Keep In允许布线区域，这里的区域都需要熟悉，我们在做高速协同的PCB设计时，这些区域叠层都必须用到的。3、 PCB总体结构层叠Board Geometry在Allegro PCB设计中，其总体的结构层叠就在Board Geometry的层叠设置中，其中很多层叠对于我们PCB设计而言，是不用考虑的。下面介绍下PCB工程师主要关注的层叠，包括PCB板框层Outline、PCB的丝印（Silkscreen_Top/Silkscreen_Bottom）、PCB板材阻焊层（Sold

5、ermask_Top/Soldermask_Bottom）,在Board Geometry中我们只要掌握这几个Subclass子层叠即可，其他层叠电子工程师可以不用考虑。4、 封装层叠设置Package Geometry在Package Geometry层叠中的子层叠均为封装的层叠，包括封装的装配层（Assembly_Bottom/Assembly_Top）、封装引脚号（Pin_Number）、封装外形（Place_Bound_Top/Place_bound_Bottom）以及封装的加焊层、阻焊层等，这些常用的子层叠熟悉即可。此外，其他的封装子层叠，我们暂时不去考虑，一般不会用到，这里都是建封

6、装库对应封装外形的层叠。5、 埋入式器件层叠设置Embedded Geometry在Cadence Allegro 16.5版本中，软件增加了埋入式器件的设计环境，即Embedded Component，对应Embedded Geometry即用以设置埋入式器件的层叠。这里埋入式器件对应的层叠与普通器件类似，目前大部分PCB设计还没有大量采用埋入式器件，因此使用率极小，暂时不做介绍。6、 器件信息层叠设置Component对于PCB上器件而言，封装信息仍不能完全反应器件信息，Package Geometry封装层叠中只有封装本身的层叠，还不包括器件信息。在Component该层叠中，我们即可设

7、置器件的其他信息，其纵向Subclass中一般只考虑器件装配层信息（Assembly_Top/Assembly_Bottom）以及丝印层信息（Silkscreen_Top/Silkscreen_Bottom）；横向表示器件信息层叠，包括器件值Component Value、器件类型Device Type、器件位号Ref Des、器件误差Tolerance等器件信息。我们掌握这些器件信息层叠即可根据需要快捷的进行器件信息层叠设置了。7、 PCB相关生产层叠设置Manufacturing在PCB设计完成后，需要输出钻孔、底片等生产加工数据，以便完成PCB的后期实现。对于PCB工程师，就需要了解基本

8、生产加工信息，以便正确的输出板厂所需的PCB相关设计数据。在Manufacturing层叠中，包括了PCB生产数据的相关层叠，工程师只要掌握其中的相关定义，就可以正确的输出板厂所需数据。其中Subclass包括：钻孔符号（NCdrill_Figure）、钻孔表（NCdrill_Legend）、钻孔数据（NClegend-1-6）等这些重点需要了解的（板厂必需数据）；若有需要，再考虑丝印自动调整层（Autosilk_Top/Autosilk_Bottom）、底片总外壳尺寸（Photoplot_Outline）、PCB测试点层叠（Probe_Top/Probe_Bottom）、禁止测试点层叠（No

9、_Probe_Top/No_Probe_Bottom）等等。根据不同生产需要，产品不同的阶段，工程师可以对生产数据的输出进行合理控制。8、 PCB版图格式层叠Drawing Format根据不同行业、不同企业的不同需要，PCB设计会呈现不同的格式，不同特征，那些特征符号即可在Drawing Format层叠中选择。因此，版图格式，用以帮助工程师为PCB设计做出特定的标注，主要注意的子层叠Subclass包括：PCB设计原点层（Drawing_Origin）以及版图Title信息层（Title_Block/Title_Data）等层叠。此外，该Drawing Format层叠在PCB设计与数据输

10、出过程中，很少被使用，只要稍微了解意义即可，不需要深究的。9、 PCB信号完整性分析相关层叠设置Analysis在Aanlysis信号完整性仿真信息层叠中，记录的是Allegro PCB SI仿真相关输出层叠，当我们进行SI仿真时候，会产生一些相关数据信息在某些特定的SI仿真子层叠，我们就可以打开这边的颜色设置来观察。从上面的层叠介绍，了解到Cadence Allegro PCB设计相关的所有层叠设置意义，这样我们就可以轻松根据企业的模板或自己的喜好为不同层叠设置不同颜色，并可以配以不同的stipple patterns，以清楚分明的将PCB不同的层叠、不同的信息同时显示在PCB设计环境中，这

11、样可以大大提高我们的设计效率。当然，如果我们在PCB设计过程中，遇到一些情况，譬如：Allegro设计环境中的层叠设置无法正确标示所需的特殊层叠，或者企业有某些特殊规定、特殊使用的层叠，诸如此类情况出现时，Allegro自带的叠层已经不再适用PCB设计，我们也可以在PCB中进行层叠的自定义，以达到设计要求。综上所述，Cadence Allegro 16.5设计环境中的层叠设置是多样化、专业化、细致化的，其广泛的层叠设置以全面的PCB层叠资源，囊括了PCB设计、检查、生产所需的各个环节所需设置要求；以细致、专业的分类与子类的方式，告诉工程师如何选择层叠，让层叠选择变得异常轻松；以定制化的层叠设置方式，为工程师提供更大的层叠设计余量，不用担心层叠不符合要求。掌握以上说明的Allegro层叠意义后，工程师不必要再惧怕学习Cadence Allegro，也不需要再为如此细致的层叠设置而苦恼，因为这其实很简单。