毕业设计论文基于VHDL的计程车计价器设计

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1、重庆邮电大学本科毕业设计（论文）目 录摘 要IABSTRACTII目 录III前 言1第一章 概述2第一节 设计背景2第二节 EDA发展概况3一、EDA系统框架结构6二、系统级设计7第三节 EDA技术基本特征7一、“自顶向下”的设计方法8二、ASIC设计8三、硬件描述语言9四、VHDL的优点9第四节 本章小结10第二章 出租车计费系统的设计11第一节 出租车计费目标11第二节 基本设计思想11第三节 设计方案比较12第四节 本章小结14第三章 基于VHDL的出租车计费系统的实现15第一节 VHDL相关介绍15一、FPGA简介15二、部分模块设计16第二节 系统框图及各功能模块的实现及主程序17

2、一、程序流程图17二、系统总体框图18三、计费模块的实现19四、十进制转换模块的实现20五、车费路程显示模块的实现21六、八进制选择模块实现22七、显示译码模块实现23第三节 本章小结24第四章 系统仿真24第一节 软件Altera Max+plus介绍24一、软件功能简介24三、MAX+plus II 可编程设计流程25四、项目编译（设计处理）26五、仿真和定时分析（项目校验）27六、器件编程下载27七、可编程逻辑常用设计输入法介绍28第二节 模块仿真结果28一、十进制转换模块的仿真结果28二、计费模块的仿真结果29三、车费路程显示模块的仿真结果29四、八进制选择模块结果验证29五、显示译码

3、模块结果验证30第三节 本章小结30第五章 结论31致 谢32参考文献33附 录34一、英文原文34二、中文翻译40三、源程序代码45计费程序模块程序45十进制转换模块程序47车费路程显示模块程序49八进制选择模块程序50显示译码模块程序50- 30 -第一节 出租车计费目标本文中出租车的计费工作原理一般分成3个阶段：车起步开始计费。首先显示起步价（本次设计起步费为7.00元）,车在行驶3 km以内，只收起步价7.00元。车行驶超过3 km后，按每公里2.2元计费（在7.00元基础上每行驶1 km车费加2.2元），车费依次累加。行驶路程达到或超过9 km后(车费达到20元)，每公里加收50%的

4、车费,车费变成按每公里3.3元开始计费。车暂时停止（行驶中遇红灯或中途暂时停车）不计费，车费保持不变。若停止则车费清零，等待下一次计费的开始。第二节 基本设计思想一、根据出租车计费原理，将出租车计费部分由5个计数器来完成分别为counterA，counterB，counterC，counterD，counterE。计数器A完成车费百位计数。计数器B完成车费十位和个位计数器C完成车费角和分。计数器D完成计数到30（完成车费的起步价）。计数器E完成模拟实现车行驶100m的功能。二、行驶过程中车费附加50%的功能：由比较器实现。三、车费的显示：由动态扫描电路来完成。用专用模块来实现，完成数据的输入即

5、动态数据的显示。四、通过分析可以设计出系统的顶层框图如图2.1所示：显示输出基本速率起/停开关车速摇杆车速控制模块里程动态显示器计费动态显示器 图2.1 系统的顶层框图第三章 基于VHDL的出租车计费系统的实现二、部分模块设计 FPGA部分可划分成两个模块，其中正弦波发生器模块又可细分成几个小模块。 锁存器设计 锁存器用来将单片机送来的频率数据锁存稳定在FPGA中，可以用片内的锁存器资源（或用触发器）来构成。 运算器设计 运算器是用来将频率数据转换成正弦波点与点之间的定时数据。该运算器实际上最终可转换成一除法器。该除法器描述如下： VECTOR（WIDTH R1 DOWNTO 0）； END

6、COMPONENT； 上述描述实际上是调用了Altera公司的参数化模块库（LPM）中的一个元件。元件描述后，只要在程序中用Generic map和port map语句映射该元件即可。所要注意的是，上述口信号remainder是numerator和denominator模运算的结果，所以应将remainder与denominator2相比较，实际结果应在比较的基础上决定加1还是不加1。 定时器设计 定时器根据运算器传来的定时数据定时。它可以通过对基准时钟计数来实现，当定时时间一到，就触发波形的输出。 设计中采用了两个计数模块来同时计数，一个模块计数时钟的上边沿，而另一模块则计数时钟的下边沿。这

7、样相当于使系统时钟频率提高了一倍，充分利用了系统资源。 波形输出 波形输出是当定时器满足定时要求触发后就输出此时的正弦值，多个点的触发输出就形成了一个正弦波。 为节省芯片资源，这部分求某时正弦值的功能不采用构造运算器来算出正弦值，而是利用查表结构。象Xilinx公司FPGA芯片则可以利用CLB块来配置RAM或直接利用Logiblox来生成。还有象Altera公司的Flex10k系列就用查找表结构（LUT）来构建片内ROM或RAM。在工程文件中创建RAM或ROM块以后，可以通过将各时刻的正弦值（以ASCII字符表示）写进MIF文件（初始化文件）中，从而存储在RAM或ROM块中。在定时器触发后生成

8、该时的地址，通过查询该RAM或ROM块就可输出该时得正弦值。 第二节 系统框图及各功能模块的实现及主程序一、程序流程图车开始启动车费、里程清零车跑完一次后里程不计数里程显示车费显示里程计数计费器计数YESYESYESNONoO车启动图3.1程序流程图二、系统总体框图下图所示为系统的总体框图，该系统主要由负责汽车启动，停止，暂停，加速等功能的计费模块，负责把车费和路程转化为4位10进制数的转换模块，负责显示车费和路程的显示模块，以及复位模块和显示译码模块等5个模块组成。图3.2 系统总体框图三、计费模块的实现计费模块如图3.2所示，输入端口START、STOP、PAUSE、JS分别为汽车起动、停

9、止、暂停、加速按键。LUC、CHEFEI分别表示汽车行驶的路程及相应的车费。图3.2if(clkevent and clk=1)thenif(stop=0)thenchf:=0;num:=0;b:=1;aa:=0;lc:=0;elsif(start=0)thenb:=0;chf:=700;lc:=0;elsif(start=1 and js=1and pause=1)thenif(b=0)thennum:=num+1;end if;四、十进制转换模块的实现如图3.3所示，该模块把车费和路程转化为4位十进制数，daclk的频率要比clk快得多图3.3if(comb1a=9 and comb1b=

10、9 and comb1c=9)thencomb1a:=0000;comb1b:=0000;comb1c:=0000;comb1d:=comb1d+1;comb1:=comb1+1;elsif(comb1a=9 and comb1b=9)thencomb1a:=0000;comb1b:=0000;comb1:=comb1+1;comb1c:=comb1c+1;end if;else五、车费路程显示模块的实现如图3.5所示，通过该八进制模块，车费和路程将被显示出来图3.5 车费路程显示模块begin comb:=c; case comb is when”000”=d=a1; dpd=a2; dpd

11、=a3; dpdnull;end case;end process;end rtl;六、八进制选择模块实现模块如图3.6所示，该模块主要负责对不同时刻的车费路程的数值显示进行选择。 图3.6 八进制选择模块begin if(clkevent and clk=1)thenif(b=”111”)thenb:=”000”;elseb:=b+1;end if;end if;aqqqqqqqqqq=100)thena:=1;aa:=0;elsea:=0;end if;if(lc300)thennull;elsif(chf=2000 and a=1)then chf:=chf+330; end if;en

12、d if;chefei=chf;luc=lc;end process;end rtl;十进制转换模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity x is port(daclk:in std_logic;ascore,bscore:in integer range 0 to 8000;age,ashi,abai,aqian,bge,bshi,bbai,bqian:out std_logic_vector(3 downto 0);end x ;architecture rtl o

13、f x isbegin process(daclk,ascore) variable comb1:integer range 0 to 8000;variable comb1a,comb1b,comb1c,comb1d:std_logic_vector(3 downto 0);begin if(daclkevent and daclk=1)then if(comb1ascore)thenif(comb1a=9 and comb1b=9 and comb1c=9)thencomb1a:=0000;comb1b:=0000;comb1c:=0000;comb1d:=comb1d+1;comb1:=

14、comb1+1;elsif(comb1a=9 and comb1b=9)thencomb1a:=0000;comb1b:=0000;comb1:=comb1+1;comb1c:=comb1c+1;elsif(comb1a=9)thencomb1a:=0000;comb1b:= comb1b+1;comb1:= comb1+1;elsecomb1a:= comb1a+1;comb1:= comb1+1;end if;elseashi= comb1b;age= comb1a;abai= comb1c;aqian= comb1d;comb1:=0;comb1a:=0000;comb1b:=0000;

15、comb1c:=0000;comb1d:=0000;end if;end if;end process;process(daclk,bscore)variable comb2:integer range 0 to 8000;variable comb2a,comb2b, comb2c,comb2d:std_logic_vector(3 downto 0);beginif(daclkevent and daclk=1)thenif(comb2bscore)thenif(comb2a=9 and comb2b=9 and comb2c=9)thencomb2a:=0000;comb2b:=0000

16、;comb2c:=0000;comb2d:=comb2d+1;comb2:=comb2+1;elsif(comb2a=9 and comb2b=9)thencomb2a:=0000;comb2b:=0000;comb2:= comb2+1;comb2c:= comb2c+1;elsif(comb2a=9)thencomb2a:=0000;comb2b:=comb2b+1;comb2:=comb2+1; elsecomb2a:= comb2a+1;comb2:= comb2+1;end if;elsebshi=comb2b;bge=comb2a;bbai=comb2c;bqiand=a1; dp

17、d=a2; dpd=a3; dpd=a4;dpd=b1;dpd=b2;dpd=b3;dpd=b4;dpnull;end case;end process;end rtl;八进制选择模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity se isport(clk:in std_logic;a:out std_logic_vector(2 downto 0);end se;architecture rtl of se isbeginprocess(clk)variable b:std_logic_vector(2 downto 0);begin if(clkevent and clk=1)thenif(b=111)thenb:=000;elseb:=b+1;end if;end if;aqqqqqqqqqq=1101111;end case;end process;end rtl;