三态总线电路设计

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1、重庆邮电大学光电工程学院EDA课程设计报告三态总线电路设计蒋锐080403232011-5-12系统方案三态总线电路可在两总线之间双向传输数据：从总线A到总线B或总线B到总线A。为构成芯片的总线系统，必须设计三态总线驱动器电路，如图一。在三态总线驱动器电路内部由三态缓冲器方向选择性地传输每位数据，所谓三态即高电平、低电平及高阻。图一 三态总线驱动器电路本方案使用不反向、高电平使能三态缓冲器，如图二。当en为高电平时in传输到out，当en为低电平时in不能传输到out，out表现为高阻。三态器件请允许多个信号源共享单个“同线”，条件是线上每次只有一个器件被开启。enoutin 图二 不反向、高

2、电平使能三态缓冲器三态总线驱动器是总线中的关键器件，本方案同时使用了原理图输入和VHDL语言描述的方法来设计三态总线驱动器，可进一步构成三态总线电路。本方案主要设计了单通道总线，如需要拓展成多通道，可在原理图中加入相同的部件，或在VHDL代码中加入多个并行进程即可。系统功能框图在图中三态总线驱动器在两总线间起双向收发作用。其操作模式为：EN=0，DIR=0，从B到A传输数据；EN=0，DIR=1，从A到B传输数据；EN=1，DIR=X，在B主A是独立传输数据。BUS AEN控制电路三态总线驱动器DIRBUS B图三 系统功能框图原理图图中使用8对三态缓冲器分别作为8位数据传输通道，由DIR决定

3、传输方向，由EN决定是否传输数据。图四 原理图图五 原理图的综合结果VHDL源代码library IEEE;use IEEE.std_logic_1164.all;entity tri_state_bus2 is port( a : inout std_logic_vector(1 to 8); b : inout std_logic_vector(1 to 8); en,dir : in std_logic );end tri_state_bus2; architecture behav of tri_state_bus2 is begin process(a,b,dir,en) begin

4、 if (dir = 1) and (en = 0) then b = a; else b = ZZZZZZZZ; end if; end process; process(a,b,dir,en) begin if (dir = 0) and (en = 0) then a = b; else a = ZZZZZZZZ; end if; end process; end behav; 其中使用两个进程，每一个进程描述数据向一方向的传输。若(dir = 1) and (en = 0)为真同则将a赋于b，否则赋高阻；若(dir = 0) and (en = 0)为真同则将b赋于a，否则赋高阻。对比图四与图五，表明原理图和VHDL的综合结结果完全一致。 图五 VHDL的综合结果仿真波形图当由dir选定传输方向为b到a时，若en允许传输数据，则b赋值于a，否则a呈高阻状态；当由dir选定传输方向为a到b时，若en允许传输数据，则a赋值于b，否则b呈高阻状态。具有三态缓冲器功能，可运用于三态总线电路。图六 仿真波形