上下拉电阻集电极开路漏极开路推挽

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1、我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示，右边 的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之 用，使输入为“0”时，输出也为“0”）。对于图1，当左端的输入为“0”时， 前面的三极管截止（即集电极c跟发射极e之间相当于断开），所以5v电源通过 1k电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当 左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关 断开）。十5Y极止出？三截输压当信时电当开美所由软件控捋.写1时高电平写DR打氐电平秋* -一1 kOhfflI k Ghm开时输出 电压7 ?输出1 KOhm

2、轴出圈三我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0” 时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0 而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一 个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低 电平了，所以这个电路是不能输出高电平的。再看图3，图3中那个1k的电阻即是上拉电阻。如果开关闭合，则有电流从1k 电阻及开关上流过，但由于开关闭和时电阻为0（方便我们的讨论，实际情况中 开 关电阻不为0，另外对于三极管还存在饱和压降），所以在开关上的电压为0， 即输出电平为0。如果开关断开，则由于开关电阻

3、为无穷大（同上，不考虑实际 中的漏电流），所以流过的电流为0，因此在1k电阻上的压降也为0，所以输 出端的电压就是5v 了，这样就能输出高电平了。但是这个输出的内阻是比较大 的（即1k），如果接一个电阻为r的负载，通过分 压计算，就可以算得最后 的输出电压为5*r/（r+1000）伏，即5/（1+1000/r）伏。所以，如果要达到一定的电压的话，r就不能太小。如果r真的太小，而导致输出电压不够的话，那我们 只有通过减小那个1k的上拉电阻来增加驱动能力。但是，上拉电阻又不能取得 太小，因为当开关闭合时，将产生电流，而开关能流过的电流是有限的因此限 制了上拉电阻的取值，另外还需要考虑到，当输出低电

4、平时，负载可能还会给提 供一部分电流从开关流过，因此要综合这些电流考虑来选择合适的上拉电阻。如果我们将一个读数据用的输入端接在输出端，这样就是一个io 口了（51的io 口就是这样的结构，其中P0 口内部不带上拉，而其它三个口带内部上拉），当我 们要使用输入功能时，只要将输出口设置为1即可，这样就把那个开关断开了， 而对于p0 口来说，就是高阻态了。对于漏极开路（od）输出，跟集电极开路输出是十分类似的。将上面的三极管换 成场效应管即可。这样集电极就变成了漏极，oc就变成了 od，原理分析是一样 的。另一种输出结构是推挽输出：推挽输出的结构就是把上面的上拉电阻也换成一 个开关，当要输出高电平时

5、，上面的开关通，下面的开关断；而要输出低电平时， 则刚好相反。比起oc或者od来说，这样的推挽结构高、低电平驱动能力都很强 如果两个输出不同电平的输出口接在一起的话，就会产生很大的电流，有可能将 输出口烧坏。而上面说的oc或od输出则不会有这样的情况，因为上拉电阻提供 的电流比较小。如果是推挽输出的要设置为高阻态时，则两个开关必须同时断 开（或者在输出口上使用一个传输门），这样可作为输入状态，avr单片机的一 些io 口就是这种结构。单片机内部的逻辑经过内部的逻辑运算后需要输出到外面，外面的器件可能需要 较大的电流才能推动，因此在单片机的输出端口必须有一个驱动电路。这种驱动 电路有两种形式：其

6、中的一种是采用一只N型三极管（npn或n沟道），以npn三极管为例，就是e 接地，b接内部的逻辑运算，c引出，b受内部驱动可以控制三极管是否导通。 但如果三极管的c极一直悬空，尽管b极上发生高低变化，c极上也不会有高低 变化，因此在这种条件下必须在外部提供一个电阻，电阻的一端接c（引出脚） 另一端接电源，这样当三极管的b有高电压时三极管导通，c电压为低，当b为 低电压时三极管不通，c极在电阻的拉动下为高电压，这种驱动电路有个特点： 低电压是三极管驱动的，高电压是电阻驱动的（上下不对称），三极管导通时的 ec内阻很小，因此可以提供很大的电流，可以直接驱动led甚至继电器，但电 阻的驱动是有限的，

7、最大高电平输出电流=（vcc-Vh）/r；另一种是互补推挽输出，采用2只晶体管，一只在上一只在下，上面的一只是n 型，下面为p型（以三极管为例），两只管子的连接为：npn （上）的c连vcc， pnp （下）的c接地，两只管子的ee,bb相连，其中ee作为输出（引出脚），bb 接内部逻辑，这个电路通常用于功率放大点路的末级（音响），当bb接高电压 时npn管导通输出高电压，由于三极管的ec电阻很小，因此输出的高电压有很 强的驱动能力，当bb接低电压时npn截至，pnp导通，由于 三极管的ec电阻 很小因此输出的低电压有很强的驱动能力，简单的例子，9013导通时ec电阻不 到10欧，以Vh=2.

8、5v，vcc=5v计算，高电平输出电流最大=250MA，短路电流 500ma，这个计算同时告诉我们采用推挽输出时一定要小心千万不要出现外部电 路短路的可能，否则肯定烧毁芯片，特别是外部驱动三极管时别忘了在三极管的 基极加限流电阻。推挽输出电路的形式很多，有些单片机上下都采用n型管，但 内部逻辑提供互补输出，以上的说明仅仅为了说明推挽的原理，为了更深的理解 可以参考功率放大电路。集电极开路门（集电极开路OC或源极开路OD）漏极开路是对mos管而言，集电极开路是对三极型管而言。一般用于线或、线与、 电流驱动，匹配电平。开漏形式的电路有以下几个特点：1. 利用外部电路的驱动能力，减少IC内部的驱动，

9、或驱动比芯片电源电压高的 负载。2. 可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加 任何器件的情况下，形成“与逻辑”关系。这也是I2C，SMBus等总线判断总线 占用状态的原理。3. 由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以 决定输出电平。这样就可以进行任意电平的转换了。4. 源极开路提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时 因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就 小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输 出。上拉电阻很大，提供的驱动电流很小，叫弱上拉；反之叫强上

10、拉。OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector （Open Drain） 为什么引入OC门？实际使用中，有时需要两个或两个以上与非门的输出端连接 在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。 因此，需要一种新的与非门电路-OC门来实现“线与逻辑”。OC门主要用于3 个方面：实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出 管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电 阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则， 从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足

11、够的驱动电流考虑应 当足够小（所以要权衡好这一矛盾）为什么要使用拉电阻：上拉就是将不确定的信号通过一个电阻嵌位在高电平，电阻同时起限流作用。下 拉同理。上拉是对器件注入电流，下拉是输出电流，弱强只是上拉电阻的阻值不同，没有 什么严格区分。对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能 力是有限的，上拉电阻的功能主要就是为集电极开路输出型电路输出电流通道。上拉电阻应用：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS 电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以 提高输出高电平的值。2、OC门电路要输出“1”时才需

12、要加上拉电阻，不加根本就没有高电平。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻，但在有 时用OC门作驱动（例如：控制一个LED）灌电流工作时就可以不加上拉电阻。 或者说：对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和 电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流 通道。4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上 拉电阻产生降低输入阻抗，提供泄荷通路。5、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。6、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有 效的抑制反射波干

13、扰。上拉电阻阻值的选择原则包括：1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理。高阻态时引脚对地电阻无穷，此时读引脚电平时可以读到真实的电平值。高阻态的重要作用就是I/O（输入/输出）口在输入时读入外部电平用。一般门与其它电路的连接，无非是两种状态，1或者0，在比较复杂的系统中， 为了能在一条传输线上传送不同部件的信号，研制了相应的逻辑器件称为三态 门，除了有这两种状态以外还有一个高阻态，就是高阻抗（电阻很

14、大，相当于开 路）。相当于该门和它连接的电路处于断开的状态。三态门是一种扩展逻辑功能的输出级，也是一种控制开关。主要是用于总线的连 接，因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件，每 个器件通过OE/CE之类的信号选通。如器件没有选通的话它就处于高阻态，相当于没有接在总线上，不影响其它器件 的工作。准双向口只能有效的读取0，而对1则是采用读取非零的方式，就是读入的时候 要先向io上写1，再读。真正的双向口正如其名，就是真正的双向io不需要任何预操作可直接读入读出。 三态io的读入没有区别，只是输出带三态。一、什么是上拉电阻，什么是下拉电阻？它们的作用是什么？上拉电阻就是把不

15、确定的信号通过一个电阻钳位在高电平，此电阻还起到限流的 作用。同理，下拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输 入电流，而下拉指的是输出电流。上拉电阻一般是一端接电源，一端接芯片管脚的电路中的电阻，下拉电阻一般是 指一端接芯片管脚一端接地的电阻。如下图的两个Bias Resaitor电阻就是上拉电阻和下拉电阻。图中，上部的一 个Bias Resaitor电阻因为是接地，因而叫做下拉电阻，意思是将电路节点A 的电平向低方向（地）拉；同样，图中，下部的一个Bias Resaitor电阻因为 是电源（正），因而叫做上拉电阻，意思是将电路节点A的电平向高方向（电源 正）拉。当然，许多电

16、路中上拉下拉电阻中间的那个12k电阻是没有的或 者看 不到的。我找来这个图是RS-485/RS-422总线上的，可以一下子认识上拉下拉 的意思。但许多电路只有一个上拉或下拉电阻，而且实际中，还是上拉电阻的 为多。B 01上拉下拉电阻的主要作用是在电路驱动器关闭时给线路（节点）以一个固定的电 平。1在RS-485总线中，它们的主要作用就是在线路所有驱动器都释放总线时让所 有节点的A-B端电压在200mV或200mV以上（不考虑极性）。不然，如果接收 器输入端A和B间的电平低于200mV（绝对值小于200mV），接收器输出的逻辑 电平将被当作所传输数据的末位而被接收起来，这样显然是极容易产生通讯错

17、 误的。2最容易见到的上拉电阻应当是NE555电路7脚作为输出用的时候。实际上，它 和一个三极管的C极或MOS管的D极有一个电阻接到电源+上是一样道理的。它 的作用就是：当管子（品体管或MOS管）输入关断电平时，C极或D极有一个高 电平（空载时约等于电源电压）；当管子（品体管或MOS管）输入导通电平时，C极或D极将与电源地（一）接通，因而有一个低电平。理想的应为0V,但因为 管子有导通电阻，因而有一定的电压，不同的管子可能不一样，相同的管子也 可 能因参数差异而小有差别，即便是真正的金属接触的电源开关，也是有接触电阻 /导通压降（虽然不同电流下压降不同）的；仅仅就导通而言，对于不同系列的 集

18、成电路来说，因为应用对象不同，导通后的输出电压有不同的规定，典型是 TTL电平和CMOS电平的不同。二、数字电路有三种状态：高电平、低电平和高阻状态。但有些场合却不希望出 现高阻状态，通过上拉电阻或者下拉电阻就可以是电路处于稳定的状态，具体视 设计要求而定。上下拉电阻的应用道理类似，下面就以上拉电阻为例说明：1. 上拉电阻的作用 当前端逻辑输出驱动输出的高电平低于后级逻辑电路输入的最低高电平 是，就需要在前级的输入端接上拉电阻，以提高输出高电平的值；同时提高芯片 输入信号的噪声容限，以增强抗干扰能力。 为加大高电平输出时引脚的驱动能力，有的单片机引脚上也常使用上拉电 阻。 OC门必须加上上拉电

19、阻是引脚悬空有确定的状态，实现“线与”功能 在CMOS芯片上，为了防止静电造成损坏，不用的引脚不能悬空，一般都 要接上上拉电阻降低输入阻抗，提供泄荷通路。 引脚悬空比较容易受到外界电磁干扰，加上拉电阻可以提高总线的抗电磁 干扰能力。 长线传输中电阻不匹配容易引起反射波阻抗，加上下拉电阻是电阻匹配， 有效的抑制反射波干扰。2. 上拉电阻阻滞的选择原则上拉电阻阻值的选择原则包括： 从节约功耗及芯片的灌电流能力考虑应该足够大。电阻越大，电流越小。 从确保足够的驱动电流考虑应该足够小。电阻越小，电流越大。 对于高速电路，过大的上拉电阻可能是边沿变平缓。综合考虑以上三点，通常在110kQ之间选取。上拉电

20、阻的组织大小主要是 要顾及端口低电平吸入电流的能力。例如，在5V电压下，加1kQ上拉电阻，将 会 给端口低电平状态增加5mA的吸入电流。在端口能承受的条件下，上拉电阻 小一点为好。对下拉电阻也有类似的道理。同时对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特 性进行设定，主要应考虑一下几个元素： 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱 动能力越强，但是功耗越大，设计时应注意两者之间的均衡。 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断 开，上拉电阻应适当选择以能够向下级电路提供足够的电流。 高低电平的设定。不同的电路对高低电平的门槛电压

21、会有不同，电阻应适 当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导 通，上拉电阻和开关管导通电阻分压值应确保在0电平门槛之下。 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级 电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应 考虑电路在这方面的需求。3.OC门上拉电阻值得确定OC门输出高电平时是一个高阻态，其上拉电流由上拉电阻来提供。电阻应 选用经过计算后与标准值最相近的一个。设输入的电流不大于100p A，设输出 口的驱 动电流约为500p A，标准工作电压5V。输入口的高低电平门限为0.8V （低于此值为低电平），高电平门限值为2V，计算方法如下： 500p AX8.4kQ =4.2V即选大于8.4kQ时输出端能下拉至0.8V以下，此 为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则组织可见小，保 证下拉时能低于0.8V即可。 当输出高电平时，忽略管子的漏电流，两输入口需要200p A。 200p AX15kQ =3V即上拉电阻压降为3V，输出口可达到2V，次阻值为最大阻值， 再大就拉不到2V 了。选10kQ即可。上述仅仅是原理，用一句话可概括为：输出高电平是要有足够的电流给后面 的输入口，输出低电平要限制住吸入电流的大小