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1、可控脉冲发生器的设计一、实验目的1、了解可控脉冲发生器的实现机理。2、学会用示波器观察FPGA产生的信号。3、学习用VHDL编写复杂功能的代码。二、实验原理脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是要产生一个周期和占 空比可变的脉冲波形。可控脉冲发生器的实现原理比较简单，可以简单的理解为一个计数 器对输入的时钟信号进行分频的过程。通过改变计数器的上限值来达到改变周期的目的， 通过改变电平翻转的阈值来达到改变占空比的目的。下面举个简单的例子来说明其工作原 理。假如有一个计数器T对时钟分频，其计数的范围是从0M另取一个M (0WMWN)，若输出为Q，那么Q只要满足条件10 T MQ =
2、 0 M T N时，通过改变N值，即可改变输出的脉冲波的周期；改变M值，即可改变脉冲波的占空比。这样输出的脉冲波的周期和占空比分别为：周期=(N + MCLOCKM 占空比=x 100 %N + 1三、实验内容编写实现可控脉冲发生器程序，通过脉冲周期和占空比改变实现不同脉冲的输出。用Quartus软件对设计进行编译、综合、仿真，给出相应的时序仿真波形和硬件电路图。四、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ex
3、p10 isport( Clk : in std_logic;-时钟输入Rst : in std_logic;-复位输入NU,ND : in std_logic;-输入：控制频率的改变MU,MD : in std_logic;-输入：控制占空比的改变Fout : out std_logic-波形输出)；end exp10;architecture behave of exp10 issignal N_Buffer,M_Buffer : std_logic_vector(10 downto 0);signal N_Count :std_logic_vector(10 downto 0);sign
4、al clkin : std_logic;signal Clk_Count : std_logic_vector(12 downto 0);-产生一个低速时钟，用于按键判断beginprocess(Clk)-计数器累加beginif(Clkevent and Clk=1) thenif(N_Count=N_Buffer) thenN_Count=00000000000”;elseN_Count=N_Count+1;end if;end if;end process;process(Clk)-波形判断beginif(Clkevent and Clk=1) thenif(N_CountM_Buff
5、er) thenFoutM_Buffer and N_CountN_Buffer) thenFout=0;end if;end if;end process;process(Clk)beginif(Clkevent and Clk=1) thenClk_Count=Clk_Count+1;end if;clkin=Clk_Count(12);end process;process(clkin)-频率及占空比的改变1beginif(clkinevent and clkin=0) thenif(Rst=0) thenM_Buffer=01000000000”;N_Buffer=1000000000
6、0”;elsif(NU=0) thenN_Buffer=N_Buffer+1;elsif(ND=0) thenN_Buffer=N_Buffer-1;elsif(MU=0) thenM_Buffer=M_Buffer+1;elsif(MD=0) thenM_Buffer=M_Buffer-1;end if;end if;end process;end behave;五、时序仿真图123祁6ClkRstMDMUNilimF outH 1H 0H 1H 0H 1H 1H 0_a_o_nn_a_o_j_lj_l_tlu_n_n_i_ii1_q_j_u_i i_i_i i_u_i_ri i_i iis_ii_i_i_i_i d_jn m mm_m_m_jljljL_n_i_i_i_i_jl c i il ： i i L1 i_R R nn
可控脉冲发生器的设计
