基本门电路ppt课件

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1、第五章 根本门电路l5.1 数字信号的特征l5.2 电路的主要性能 l5.3 双极晶体管的开关特性 l5.4饱和型与非饱和型双极型数字集成电路l5.5 晶体管-晶体管逻辑(TTL)门l5.6 肖特基晶体管晶体管逻辑门 l5.7 发射极耦合逻辑(ECL)门 l5.8 NMOS门电路 l5.9 CMOS门电路 l5.10双极型电路与MOS电路的比较 l5.11BiMOS电路 5.1 数字信号的特征l在讨论各种根本的门电路之前，先引见一下数字集成电路中数字信号的特性。l 数字电路所耍处置的信息是逻辑变量，它有0和1两种形状。当输人或输出电平为低即为VL时，对应于0逻辑形状，当电平为高即为VH时，那么

2、对应于1逻辑形状。理想的数字信号波形示于图5.15.1 数字信号的特征l但实践上，在数字电路中的波形都存在一个正升过程和下降过程，而且对于一切的电路，当输人电压发生变化时，输出电压总是需求一段时间后才会呼应。图5-2表示了反相器的逻辑符号、输入电压和输出电压的波形。从图中可以看出，当输入电压从高电平变化到低电平常，输出电平要经过一个上升时间才干到达稳定的高电平；同样，当输入从低电平变化到高电平常，输出电乎要经过一个下降时间才干到达稳定的低电平。我们把电平从稳定形状高电平的10转变到高电平90时所需的时间定义为上升时间tLH；反之把电平从高电平的90转变到高电平的10时所需的时间定义为下降时间t

3、HL。5.1 数字信号的特征l另外一个重要参数称为传播延迟tp它被定义为当输入电平和输出电平各到达总电平的50时两者之间的时间差。对于输出电平的上升阶段，传播延迟tp记为tp,LH，对于输出电平的下降阶段tp记为tp,HL通常上升边的参数与下降边的不相等。l另一个影响电路呼应时间的重要要素是电路的负载情况。通常一个门电路的输出衔接下一级门电路的输入，如图5-3所示。我们把衔接有多少个下一级的输入端数目称为期出数F(fan-out)。当F添加时，门电路的负载就加重，因此呵斥呼应时间加长。5.1 数字信号的特征l在数字电路中常有一时钟信号来控制各个门电路的任务。普通希望电路的上作频率越高越好，但是

4、当任务频率增大到一定时，必需思索各个门电路能否有足够的时间完成呼应。假设来不及呼应，就会导致信息传播过程中发生错误。l如图5-4所示，当时钟频率较低时，电路能平安可靠地运转。当时钟频率接近于最大任务频率时，信号仍能正常地作出呼应，即信号仍能到达规定的高电平和低电平。但当时钟频率超越最大任务频率时，呼应信号就发生畸变，即呼应信号在未到达规定的高电平常就开场下降，而下降时也不能到达规定的低电平。5.1 数字信号的特征5.2 电路的主要性能 l电路的性能包括很多方面，但最重要的是速度、功耗和所占硅片的面积。l1速度l速度是指电路可以可靠任务时的最大频率。一个反相器的最大任务频率可近似表达l电路的速度

5、越高，那么电路在每秒内可以处置的数据量就越大。l 一个数字电路中会有成千上万个电路单元，面每个电路单元由于其功能和设计的不同，它们的呼应时间会有差别，因此最高时钟频率取决于呼应最慢的电路单元或者最慢的通路(path)。l 在电路设计中，最重要的义务之一是找出哪一个单元或者哪一条通路的呼应时间最长，并且设法缩短它的呼应时间以提高整个电路的任务速度。max10.8HLLHftt5.2 电路的主要性能l 2功耗l一切的电路都需求有直流电源供电，从电源中获得的能量在电路中将以热的方式耗散掉。由于硅资料的性质决议了晶体管的性能会随温度有明显的变化，因此通常电路的PN结温度不能超越200、(普通商用电路，

6、其最高任务温度规定为65或75)，这样就对电路的总功耗有一限制。l 电路的功耗有两种成分，一种是静态功耗，另一种是动态功耗。静态功耗取决于电路处于稳定的逻辑形状时的电流，动态功耗那么取决于在逻辑形状发生变化的过程中额外的那部分交流电流。l 由于电路中器件数目添加时。电路的功耗会随着加大路中每一器件的功耗必需设法设计得越小越好。5.2 电路的主要性能l 3芯片面积l 电路的物理幅员尺寸将决议芯片面积的大小。芯片尺寸不仅影响本钱，还会遭到管壳容积的限制、出此尽能够采用最小的工艺尺寸来减小芯片而积。但是我们从下面的讨论中可以看到，电路单元的物理尺寸还取决于电路设计方法。l 普通来讲，要同时做到速度快

7、、功耗低和面积小是很困难的，通常要做一些折衷，例如为了到达更快的速度，电路的功耗就只能大一些。5.3 双极晶体管的开关特性 l共发射极双极型晶体管可作为开关，它的电路如图5-5(a)，其近似的大信号模型如图5-5(b)，传输特性(即输入与输山的关系)见图5-5(c)。5.3 双极晶体管的开关特性l当输入电压VIN小于300 mV时，晶体管处于关断形状，搜集极电流可以忽略，RL上没有电压降，因此输出电压VOUT=VCC。而当输入电压VIN升到0.6 V时，搜集极电流快速上升，这时晶体管处于导通形状，输出电压迅速下降。在这一电压范围内，基极电流(为 )也同样快速增大。为了防止基极电流过大，最大的直

8、流电压必需限制在0.7V左右。l可以用图5-6来分析晶体管的开关特性，图中把负载线(其斜率为1/RL)同时画在晶体管的 曲线上，它比图5-5(b)的简单模型有受准确的传输特性，而且可以看出晶体管只需饱和特性。即当VIN添加时，任务点从P点移到Q点，Q点的VCE值就固定在搜集极饱和电压Vsat上，如再添加VIN，Vsat也不再变化。Vsat的典型值约为200 mV。CICCEIV5.4饱和型与非饱和型双极型数字集成电路l双极型的数字集成电路可以分成两类：饱和型与非饱和型。典型的饱和型双极集成电路为晶体管一晶体管逻辑(TTL)，非饱和型的是发射极耦合逻辑(ECL)。它们的区别在于电路任务时双极型晶

9、体管能否饱和。l 当晶体管饱和时(处在图5-6的Q点时)，基极发射极电压VBE变得比搜集极发射极电压VCE还大。对于NPN构造晶体管来说，两个PN结都成为正向偏置，且基极端变为最正端。由于发射结和搜集结都向基区注入电子，正常的晶体管效应消逝，搜集极电流被限制在对应的Q点，而不再受基极电流或电压的控制。5.4饱和型与非饱和型双极型数字集成电路l 将晶体管驱动在饱和形状的一个优点是，饱和时的搜集极电流与双极型晶体管本身的特性无关。不再受晶体管参数的制造容差特别是值容差 的影响。但它的缺陷是晶体管的关断速度慢。出为饱和时两个结都注入电子到基区，因此基区中的电子浓度比正常情况下要人很多。要将存储在基区

10、中的电了都移走需求时间，这一时间称储存时间(storage time)。因此对于处在饱和形状的电路，其关断时间就固有地要长。l非饱型电电路的储存时间短。因此常用于高速双极型集成电路，但对制造容差特别是 值容差提出了较高的要求。5.5 晶体管-晶体管逻辑(TTL)门 晶体管-晶体管逻辑TTL(transistor-transistor-logic)门是双极型数字电路中一种最常见的标难产品。其2输入端TTL与非(NAND)门电路图及其逻辑符号见图5-7。它包括两个晶体管T1和T2。T1有两个N+发射区，但共有一个P型基区。T2是一个开关，当它处于OFF时，输出端等效为逻辑1，当处于ON时，T2上的

11、VCE为Vsat。输出端电压等效为逻辑0。输入端A和B通常衔接到前级门的输出端，因此它们是经过前级的R2与VCC相连。或在前级门T2管导通时与地相连。5.5.1TTL与非门 5.5.1TTL与非门l首先分析当B端处于逻辑1时，A端的变化和输出端形状之间的关系。l 假设A端也为逻辑1形状，电流就流过R1、T1的基极-搜集极结以及T2的基极-发射极结，如图5-8(a)。T1的搜集极在这种条件下就好像发射极，而A端的发射极就好像搜集极。因T1处于饱和形状，流过A端的电流取决于前级的R2值。A端的输人电压就是T1电压Vsat，与T2的基极-发射极电压之和，它近似等于(0.2+0.6)V。当T2导通时，

12、电流流过R2，因此输出VOUT逻辑0形状。l 当A端改为逻辑0形状时，电流的流向如图5-8(b)。在这种条件下，A端的电压无法使电流流过T1的基极搜集极结和T2的基极发射极结，因此T2处于关断形状。T1的基极电流转而经过A和S1到地，同时经过S1到地的电流还有从R2到地的电流。由于T2被关断，因此输出处VOUT上升为逻辑1。5.5.1TTL与非门l假设思索B端处于逻辑0形状，那么T1基极电流会经B流到地。无论A端处于l或处于0形状，T2都处于关断，因此输出电压为逻辑l形状。l这一电路实现了与非功能，即A和B端任一个处于逻辑0或两者都处于逻辑0时，输出为逻辑1；只需在A端和B端部为逻辑1时，输出

13、才为逻辑0。其逻辑表达式为，真值表见表5-1。5.5.2 TTL或非门 lTTL的2输入端或非(NOR)门电路图及其逻辑符号见图5-9。它由两个反相器T1和T2并联起来而构成，实现了或非功能，即 。其真值表见表5-2。FAB5.5.3 TTL与或非门 l如把AND门和NOR门组合起来可以构成TTL与或非(AND-ORNOT)门，如图5-10所示l TTL逻辑门除了以上描画的根本构造外，还可以有许多种变异方案。例如，可以用二极管来替代R2，或者在电路中添加二极管等。l以上电路都用于芯片内部级，对于输出级那么要采用推挽式TTL驱动电路。5.6 肖特基晶体管晶体管逻辑门 l如前所述，在双极型数字集成

14、电路中，要获得较高的开关速度就要防止晶体管处于饱和形状。有种电路称为肖特基晶体管晶体管逻辑STTL(Schottky TTL)电路。它是在TTL门的PN晶体管的基极与搜集极之间加上1个肖持基二极管，称为肖特基箝位晶体管。图5-11是肖特基符位晶体管符号和STTL与非门的电路图。l肖特基二极管的I-V特性类似于通常的PN结，但它的电流Is比起具有同样面积的PN结要大几个数量级，而且其正向压降公0.35V左右，比通常PN结的0.6V要小。l普通晶体管深饱和时，其基极搜集极结成为正向，其正向电压约为0.6V。加上肖特基二极管D后。晶体管虽然仍处于饱和但基极搜集极的正向压降会下降到0.35V左右，晶体

15、管就不再进入深饱和，因此可以称这种Schottky TTL门为抗饱和型逻辑门。其改良型为STL。STTL和STL门的开关速度都比TTL门要快得多。5.6 肖特基晶体管晶体管逻辑门5.7 发射极耦合逻辑(ECL)门 l真正可以防止晶体管进入饱和形状的电路称为发射极锅合逻辑ECL(emitter coupled logic)电路。它是基于差分放大的原理，其电路图示于图5-12。5.7 发射极耦合逻辑(ECL)门l在此电路中，由于CCE为桓流元件，它可以是一个晶体管或者一个高阻值的电阻。假设VA和VB相等，且电路具有相当好的对称性，那么IO在两个支路中的分电流相等，因此VP和VQ也相等。但当VAVP

16、时，左支路中的电流将上升，而右边支路中的电流那么下降，因此使VQ添加VP下降。当 (近似为100 mV)时，那么一切电流将流过左支路，因此 ，而 ；反之当 时，一切的电流将流过右支路，使 ，因此 。定义输出为 时为逻辑1，输出为 时为逻辑0，因此只需加在两个输入端的电压差绝对值大于等于100 mV时，就可使输出端的逻辑电平变为0或1。图5-12双极型差分放大电路的传输特性见图5-13。4ABkTVVq QCCVVPCCOLVVI R4BAkTVVq QCCOLVVI RPCCVVCCOLVI RCCV5.7.2ECL或非门 l2输入端ECL或非门的原理图见图5-14。从图中可以看出它采用RS作

17、为恒流元件，流经RS的电流为Io。通常也可用一个晶体管来替代RS。右支路上有一晶体管，其基极有固定的直流电压VREF，左支路有两个并联的晶体管，其基极端分别为A和B。假设A端和B端都为低电平(即逻辑0)，那么几乎一切的Io电流都流过T3，在RL上几乎没有电压降，因此输出F是高电平(即逻辑1)。假设A端或B端，或A、B端都为高电平常，那么电流转向左支路，输出F变为低电平(即逻辑0)，因此F实现了或非(NOR)功能，即 ，其真值表与表5-2同。FAB5.7.2ECL或非门l通常ECL电路还给出一相反的输出端，它实现A和R的或功能，即。一个完好的ECL.NOR门电路见图5-15。从图中可以看出，在输

18、出端F和都加上一低阻抗的发射极跟随电路，使其能驱动较大的负载；此外，所加的电源通常为0和-VSS。l虽然ECL电路的升关速度特别快，但它需求坚持一定的IO和IREF值，因此有较大的功耗，通常为几百微安每门。5.8 NMOS门电路 l早期的MOS集成电路只采用P沟MOS管，由于它容易制造，但N沟MOS管的电子迁移率比空穴迁移率高，因此有较好的性能，所以PMOS集成电路巳逐渐被淘汰。l 虽然如今广泛地采用CMOS电路，但NMOS电路仍有其优点。特别在动态电路方面，其性能还可与CMOS电路相比，因此仍被某些电路所采用。5.8.1NMOS反相器 l在NMOS反相器中，驱动管(或称下拉管)采用加强型N沟

19、MOS晶体管，其负载管那么采用耗尽型NMOS管，所以也称为ED型MOS电路。耗尽型NMOS管与加强型NMOS管的特性非常类似，只是它的开启电压VTD是负的，所以即使VGS=0，它仍是导通形状。它主要用作电阻(为非线性电阻)，为此将其栅极与源极相接，即VGS=0，这时它的两端特性见图5-16，其饱和电流为这里的 为耗尽型MOS管的增益因子。2200,22DS satGSTDTDIVVV0参考书上2.76，2.775.8 NMOS门电路 lNMOS反相器的电路图见图517(a)。负载线图见图517(b)。l 从图517(b)可以看出，对某一输入电压VIN，下拉管和负载线的交点在P点，这决议了输出电

20、压为VOUT。当VIN为零时，驱动管处于关断形状，因此输出电压就成为VDD(逻辑1)。但当VIN为高电平(逻辑1)时，驱动管与负载管都导通，这时输出电压并不为零，而是VLOUT对应逻辑0。这种情况下电路好像一分压器，因此VOUTVDD，VDD取决于两个管于有效电阻的比值。在设计反相器时，应设法使VLOUT足够的低，以便正确地将逻辑形状传送到下一级。5.8 NMOS门电路5.8 NMOS门电路 l从图5-17(b)也可以看出，在任务点Q处，驱动管处于线性区。它的电流为驱动管的电流应等于耗虽然的饱和电流，即因此2022LOUTnDDTNLOUTTDVVVVV,DS pulldownDS satII

21、2LOUTDSnDDTNLOUTVIVVV参考书上2.76，2.775.8 NMOS门电路 l如设 带入上式得 将 带入上式，设两管的 相等，那么有因耗虽然的迁移率 要比加强管的 小，可取 ，且设两管的沟道长度相等，那么有5,1.0,4.0,0.5DDTNTDLOUTVVVVVVVVD4.27nOXWCL4.27nNDDDnWLWLDn1.2nD3.56NDWWOXC5.8 NMOS门电路 l因此如取耗虽然的沟道宽度WD=2.5um，那么加强管耗虽然的沟道宽度WN必需取8.9um，才干保证得到所需的VLOUT值。l NMOS反相器的速度取决于对负载电容CL的充放电时间，但普通而言，充电时间要比

22、放电时间长，由于负载管的值 要比下拉管的值 小。这种充放电时间的不对称性会导致门NMOS电路中存在竞争冒险问题。Dn5.8 NMOS门电路 l图5-11(c)和(d)分别为NMOS反相器的传输特性和电流特性。图5-17(e)为NMOS反相器的幅员图形。图中下部为加强型N沟NMOS晶体管。上部为耗尽型N沟MOS晶体管，其栅极(多晶硅栅)与源极相接，这是经过多晶硅与硅片上源区接触孔完成的。另外在耗尽型N沟MOS管栅极的周围有一离子注入区(图中用虚线表示)，在此区内采取耗尽注入(通常采用砷)而得到N型耗尽沟道。5.8 NMOS门电路5.8.2NMOS与非门 l2输入端NMOS与非(NAND)门电路图

23、见团5-18。它是在根本反相器中添加一串联的驱动管。由于两管相串联，其等效的阻抗值添加，为了使总电流与只需一个驱动管时的电流一样，必需将两个管子的沟道宽度(channel width)加倍。现分析如下。l 当两个N沟MOS管相串联，两管的开启电压一样，并且它们的栅极电位相等且均处于非饱和时，可以等效于一个N沟MOS管，这示于图5-19。详细等效的 求法如下。5.8.2NMOS与非门l因N沟管处在非饱和区，有l上式可以改写为l由于 所以可以求得222DSGSTNDSDSIVVVV222DSGTNSGTNDIVVVVVV22112DSGTNMGTNDIVVVVVV22222DSGTNSGTNMIV

24、VVVVV22121212effGTNSGTNDIVVVVVV 1212eff 12DSDSeffIIIl因此于是5.8.2NMOS与非门l当M1处于饱和，M 2处于非饱和时，同样可以得到式(5-10)。这阐明两管串联后，导电因子下降50，根据导电因子的公式l 可以看出在一样的工艺和沟道长度的条件下，只需将W加倍才干保证电流值不变。这时假设有多个输入，与非门的面积就会特别大，这是我们所不希望的，因此在NMOS集成电路中倾向于采用或非门。OXWCL5.8.3NMOS或非门 l2输入端NMOS或非(NOR)门电路图示于图5-20。或非门电路是在根本反相器中并联一加强型的驱动管，并联后(如图5-21

25、所示)等效的阻抗值会减小。对图5-21分析可得到 ，即并联后流经或非门的电流增大。因此对2输入或非门，每一驱动管的W不用加倍，可仍维持原值，甚至可减少。12eff5.8.3NMOS或非门l对于静态NMOS电路来讲，最大的问题在于输出为逻辑0形状时，静态功耗电路中一直有直流电流，如图5-17(d)所示。因此与将要讨论的CMOS电路相比，NMOS电路的静态功耗较大；但它的电路构造相对简单，对每一个逻辑输入来讲只需一个晶体管开或关这样门的输入电容减小，面积也相对较小，所以它在高速电路中依然具有吸引力。l 为厂降低功耗，已有多种NMOS的动态电路方案，在这类动态电路中通常用时钟控制设法使驱动管和负载管

26、交替导通。在此术再一一讨论。5.8.4NMOS通导管 l NMOS通导管(Pass transistor)示于图5-22。将N沟晶体管的一端接VIN(等于VDD)，另一端接负载电容CL，这时MOS管就用作通导，称为通导管。5.8.4NMOS通导管 l假设负载电容CL初始已被完全放电。现如在t=0时，栅极上：加一阶梯电压VG(如图5-22(a)所示)，它等于VDD(逻辑1)。由于MOS管本身是对称的，因此首先要确定MOS管的漏端和源端。而管子的漏端和源端确实定取决于所加电位的高低。在充电时，对照图，可确定左端为漏端(D)，而右端为源端(S)，由于晶体管的两端电压中左端较高。当t0时，IDS将流过

27、晶体管对CL充电，输出电压VOUT逐渐升高，如图5-22(b)所示。随着CL充电，VGS下降。当VGS下降到阈值电压VTN时，MOS管截止，VOUT那么到达VDD-VTN，这是通导管可以传送的最大电压。这时的输出电压相对于栅电压有一阈值电压的压落，这对于经过通导管传送数字信号时有重要影响，由于连有通导管的电路必需设计成能接受比逻辑1稍低的电平。5.8.4NMOS通导管 l在t=0时，加在VG和VIN上的电压都等于VDD，因此流过晶体管的电流就是VGS=VDD时的饱和电流IO。当t0，随着VS的上升，VGS下降，但VDS仍坚持等于VGS。因此在I-V特性曲线上，VDS=VGS时的轨迹如图5-23

28、(a)，其电流变化曲线示于图5-23(b)。5.8.4NMOS通导管 lCL经过N沟通导管放电时的情况如图5-24。这时假设CL已被充电到VDD-VTN电平，随后输人端接地。同样栅电压加一阶梯波，在t=0时，VG=VDD，这时左端为源端而右端为漏端。当CL放电时。由于VGS维持为一常压即VDD。因此VOUT可以下降至零这表示在放电情况时不存在电压落差。放电时的电路图示于图5-24(a)，输出电压VOUT和流经管于的电流IDS的变化分别见图5-24(b)和(c)。5.8.4NMOS通导管lP沟MOS管同样可以用作通导管。但它的电压传输持件与N沟MOS管不同、因此在充电时，输出电压完全可以到达VD

29、D，们在放电时，那么在CL上仍剩留一电压。经过P沟MOS管充放电时的电流变化如图5-25。读者可以自行对P沟通导管作出分析。5.9 CMOS门电路 lCMOS电路称为互补型(complementary)金属氧化物半导体电路，它同时利用P沟MOS管和N沟MOSs管，具有功耗低和集成度高的优点，因此己被广泛运用于各种场所。CMOS电路具有P阱、N阱和双阱等工艺构造。5.9.1CMOS反相器l1CMOS反相器的任务原理反相器的任务原理l 最根本的最根本的CMOS反相器的电路图示于图反相器的电路图示于图5-29(a)，它由，它由一一N沟沟MOS管和一管和一P沟沟MOS管组成。管组成。P沟管称为上拉管，

30、沟管称为上拉管，N沟管称为下拉管，两管的栅极相连并接沟管称为下拉管，两管的栅极相连并接VIN，VOUT那么那么从两管的同漏端引出。输入电压从两管的同漏端引出。输入电压VIN可以为可以为0-VDD之间的之间的任何值，但典型值是任何值，但典型值是5V。5.9.1CMOS反相器l 对一切的CMOS电路，必需首先确定管子的漏端和源端。对于N沟MOS管，漏端是两端电位较正者；对于P沟MOS管，漏端是两端中电位较负的。根据这一规那么，图5-29(a)标出了相应的符号。l 当VIN=0时，N沟MOS管的VGS=0，因此它截止，然而对于P沟MOS管来说，由于源端处于+VDD，因此栅极相对于源端为-VDD，所以

31、P沟MOS管是导通形状，输出节点等效于直接连在地上，因此VOUT=VDD。l 当VINVDD时，情况那么相反。N沟MOS管的栅极电压为+VDD，因此N沟MOS管导通；而P沟MOS管的栅和源端都处于VDD，使VGS=0，因此P沟MOS管截止。输出点经过N沟MOS管衔接到地，所以VOUT=0。可以看出，在稳态时治出电压总是与输入电压相反，即具有逻辑反相功能。5.9.1CMOS反相器lCMOS电路的主要优点之一就是在稳态时电路不从电明取出电流，因此它的静态功耗为零。但在转换过程中，即输出电压从 或 时，有一短时间内P沟和N沟MOS管都处于导通形状，这时有IDD流过反相器，如图5-29(b)所示，其最

32、大电流值为IDD，max从图5-29(c)的转移特性可以看出，当VIN约为12VDD时，输出电压迅速变化。我们把VINl2VOUT点处的电压Vt称为转移电压(transition voltage)或称门限电压。0DDV0DDV5.9.1CMOS反相器l 假设 且 就以为反相器具有电学对称性。这时Vt=VDD/2。l 由于l且 ，因此有l假设有 ，那么TNTPTVVVnpNnnOXnWCLPppOXpWCLnpnpLL2.5nPnpWW5.9.1CMOS反相器l这阐明为了使反相器在电学上对称，P沟MOS管的沟宽应是N沟MOS管的沟宽的2.5倍即P沟MOS管必需相应地加宽，以补偿较低的空穴迁移率来

33、获得与N沟管一样的导电特性。lCMOS反相器具有很好的直流特性。当输入电压在0至Vt之间时，输出电压一直为VDD，而当输入电压在VDD-Vt与VDD之间时，输出电压那么维持为零。这可有效防止噪声的干扰，当然噪声的电平应低于上述输入电压范围。l图5-29(d)为CMOS反相器的幅员图形。此CMOS反相器采用双阱工艺，图中下部为P阱，上部为N阱。N沟MOS控制造在P阱中，P沟MOS控制造在N阱中(参阅342小节的讨论)。为了保证反相器正常任务，P阱经过P+区接触孔接到负电源(VSS)，而N阱经过N+区接触孔接到正电源VDD，因此幅员中方上下两个选择区以构成N+区P+区。5.9.1CMOS反相器5.

34、9.1CMOS反相器l对于MOS晶体管来讲，当加上栅电压时沟道会很快构成，因此其呼应速度主要取决于电路中电容无放电的快慢。MOS晶体管所具有的电容如图5-30所示。图中，CGS为栅极与沟道之间的平板电容。CS。sub和CD。sub为源和漏对衬底(或对阱)的PN结电容。当沟长为LN沟宽为WN时，CGS=COXLNWN小，其中COX为单位面积栅电容。5.9.1CMOS反相器l 在CMOS反相器中，由于N管和P管的源极都接在固定电位上(即VDD和地电压)，所以源-衬底电容是不重要的。在输出节点上的一切电容也可以集中表示为负载电容CL，这示于图5-31。lCL由以下几部分组成。l1下一级的输入电容CI

35、N。它是两个管子的栅电容之和，即假设本级(驱动级)的扇出为F，且衔接的为同类门，那么总的输入电容为FCIN。(2)连线电容。它是由晶体管输出端到下一级栅极之间连线所产生的电容延续可以内金属线或者多晶硅线所构成。INOXPPNNCCW LW L5.9.1CMOS反相器l(3)驱动级P沟和N沟MOS管漏对付底(或对阱)PN结的耗尽层电容。l当反相器的输入从逻辑1变为逻辑0时，N沟MOS管截止，电流流将经过P沟MOS。管对CL充电，如图5-32所示。5.9.1CMOS反相器l假设输入和输出的上升时间一样，且输入端发生跃变，那么输出端电乎上升到VDD2的时间为l当反相器的输入从逻辑0跃变为逻辑l时，P

36、沟MOS管截止，CL那么经过N沟MOS管放电，如图5-33所示。其电乎降到VDD2的时间同样可表示为l可以看出，假设和相等，那么上升边的延迟与下降边的延迟一样。假设N沟管和P沟管的W和L设计成一样，由于两管迁移率的差别，可以估计上升边的延迟将会比下降边的延迟大2至3倍。,2.57Lp LHpDDCtV,2.57Lp HLnDDCtV5.9.1CMOS反相器l我们可以经过加宽晶体管的宽度使值加大，到达提高反相器开关速度的目的，但这样做的结果是栅电容也跟着加大，从而使前一级的负载加大，所以需求全面加以思索。l 对于一个电学上完全对称的反相器，其传播延迟可以表示为这里它取决于工艺参数和电源电压。Lp

37、INCtC22.57NPnDDNWWLVW5.9.1CMOS反相器l如前所述，MOS反相器的总功耗由静态功耗和动态功耗两部分组成。CMOS反相器的静态功耗几乎为零，所以其总功耗主要决议于动态功耗。由于对CL进展充放电的一个周期内能量损耗为 ，假设CL被充电到VDD电乎，f为充放电的频率，那么CMOS反相器的功耗P为l 图5-34根据式(5-19)，表示了在不同的CL值时，每个门的功耗与频率的变化关系。2LDDC V2LDDPC Vf5.9.2CMOS与非门 l2输入端CMOS与非门包含两个串联的N沟下拉管和两个并联的P沟上拉管，电路图见图5-35(a)。当A端与B端处于逻辑1形状时，N沟MOS

38、管导通，而P沟MOS管截止因此输出电压为逻辑0。假设A端与B端中有一端处于逻辑0形状，那么至少有一个P沟MOS管寻通和一个P沟MOS管截止因此输出电压为逻辑1。假设A端和B端都处于逻辑0形状，那么输出电压也为逻辑1。因此该电路完成了与非功能。l图535(b)为CMOS与非门的幅员图形。此CMOS与非门同样采用双阱工艺，图中下部为两个串联的N沟MOS管，上部为两个并联的P沟MOS管；已P阱接负电源(VSS)，N阱接正电源(VDD)。5.9.2CMOS与非门5.9.3CMOS或非门 l2输入端CMOS或非门的电路因见图5-36(M)。l根据如下原理：对N沟MOS管，在栅极上加逻辑1电平常，它就导通

39、，而对P沟MOS管、栅极加逻辑0电平常导通。读者就可以自行分析或非门功能。l 由于2输入端CMOS与非门的N沟MOS管两管串联，因此为了获得电学上的对称性，其N沟MOS管的沟道宽度应该加倍。而对于2输入端CMOS或非门，那么应加倍P沟MOS管的宽度。5.9.3CMOS或非门l当CMOS与非门及或非门的输入端数添加时，假设仍要坚持电学上的对称性，那么串联管的沟道要进一步加宽。在或非门小，P沟MOS管面积曾经很大，如再加多输入端，会使或非门的面积更大，因此对于多输入端宜采用与非门构造。即使采用与非门，输入端也不希望超越4个。l图5-36(b)为CMOS或非门的幅员图形。此CMOS或非门同样采用双阱

40、工艺，图中F部为两个并联的N沟MOS管。上部为两个串联的P沟MOS管；P阱接负电源(VSS)、Nj阱接正电源(VDD)。5.9.3CMOS或非门5.9.4CMOS与或非门及或与非门 l 从实际上讲，任何复合门和各种组合逻辑电路都可以经过与非门和或非门构成，臂如对于有4个输入端的与或非门可以由图5-37的2个与门和1个或非门构成。l但对于CMOS电路，通常采用简化方法，即将两个晶体管串每一晶体管串有2个P沟和2个N沟晶体管)之间加以适当衔接而成，如图5-38所示。假设把2个晶体管串之间的衔接改在N沟之间，那就得到或与非(ORAND-NOT)门。5.9.4CMOS与或非门及或与非门5.9.5CMO

41、S三态反相器 l三态反相门是指，输出逻辑除了为低电平和高电平外，还可得到第三态，即高阳抗态这时输出不受输入A的影响。其电路图及逻辑符号号见图539(a)(b)。l三态反相门由1个晶体管串和控制端S组成。当S端为逻辑1时，它好像一普通的反相器；假设S端为逻辑0，那么它就处于高阻形状。三态反相门是构成各种类型电路，如多路开关、锁存器、钟控逻辑、输入输出电路等的根底。5.9.6CMOS多路开关 l假设将上述两个三态门线与就可得cM()s多路开关。由于它们各有相反的S输入，因此在任何时候只需一个三态门起作用。其逻辑图及逻辑符号见图5-40。l采用这种由2个N沟管和2个P沟管的晶体管串来构成以上逻辑门时

42、，可减少门的晶体管数。如CMOS多路开关，在采用通常的与非门、或非门构成时需求14个晶体管。假设采用上述方法，那么只需8个晶体管就够了。而更为重要的是晶体管串在幅员设计时比较规那么，有利于充分利用砖片的面积。5.9.6CMOS多路开关5.9.7CMOS传输门 l 在5.8.4小节中已述及，当N沟通导管充电时，输出电压有一阈值电压的压落，而对P沟通导管那么在放电时输出电压有一闭值电压的压落。假设单独运用它们中的任何一种，在后一级电路的设计中必需思索这一闭值电压压落问题。l 但假设我们将一N沟MOS管和一P沟MOS管并联起来就可以处理这一问题，而成为一个几乎理想的双向开关。5.9.7CMOS传输门

43、lCMOS传输门示于图5-4l(a)。从图中可以看出，两个栅极分别由逻辑信号和所驱动，G和互为反相，因此在t=0时两个MOS管同时导通。在对电容CL充电时，开场电流同时流过并联的两个管子。当输出电压到达VDD-VTN时，N沟MOS管截止，但是电流依然可流过P沟MOS管继续对CL充电，直到输出电压完全到达VDD为止。在电容VDD放电时，那么是P沟MOS管首先截止，N沟MOS管仍能流过电流，因此输出电压可以进一步下阵至零。这样，两种晶体管本身的缺乏被相互补偿了。5.9.7CMOS传输门5.9.7CMOS传输门l假设两个晶体管的和VT一样，那么在t=0时，初始的充电电流为2IO，这里IO是VGS=V

44、DD时每一管子中的饱和电流。从因5-41(b)中看到，虽然在不同管子中的电流是沿不同曲线变化，但它们的总和随电压的变化几乎是线性的。因此传输门的电阻RTG为线性，它近似等于VDD/2IO。利用N沟MOS管的饱和电流公式：22nODDTNIVVDDTGnDDTNVRVV可得：因此经过传输门对CL充放电的时间常数为RTGCL。5.10双极型电路与MOS电路的比较 l在比较双极型电路与MOS电路之前，必需留意，这两种类型晶体管的根本特性有很大的差别。l (1)BJT管输出电流Ic为常数时的电压VCE(约300 mV)仍很小，而MOS管输出电流IDS接近常数时的电压VGS-VT要比VCE大得多。l (

45、2)BJT管输出电流随输入电压上升的变化比MOS管的快得多。对BJT管而言，而MOS管的。以上两种差别也可以从图5-47中看出。5.10双极型电路与MOS电路的比较 5.10双极型电路与MOS电路的比较 l(3)BJT管存在基极电流。双极型集成电路的一个优点是在高速时对电容负载具有较强的电流驱动才干，虽然由于双极型晶体管的电荷储存效应会添加延迟。另一优点是它较为“皮实，在恶劣的I作环境下它比起MOS集成电路有较高的可靠性。而MOS晶体管是依托一层非常薄的栅氧化层作为绝缘层，在过量的尖脉冲电压的作用下它很容易被破坏。双极型晶体管的个缺陷是要求有输入(基极)电流，这使双极型集成电路的方式较为复杂，

46、如要采用电阻等；另一个缺陷是有相对较大的功耗。双极型集成电路中，每一个门电路的功耗将最终限制芯片的集成度。假设一个双极型门电路的功耗为200uw。假设；芯片上有5000个门电路，那总功耗就会到达l W，要散掉如此大的热能就要求有有效的封装方法。5.10双极型电路与MOS电路的比较 lMOS集成电路具有功耗低，构造简单，因此集成度可显著加大等优点。l 现把上述的各种不同的电路类型作一简要总结：l (1)TTL电路具有中等的速度，其门延迟小于1 ns，可靠性很高，但由于功耗的问题不断被限制在大规模集成(LSI)的程度。l (2)STL电路具有中等的速度，但有较高的集成度和较低的功耗，因此可以到达超

47、大规模集成(VLSI)的程度。l (3)ECL电路速度最快，内部门延迟可以小于100 ps(1ps110-12 s)，但由于每 门有相对高的功耗，因此每一芯片中只能具有几千门。ECL集成电路是目前最快的电 路，常被用于高速的中央主机中。5.10双极型电路与MOS电路的比较(4)NMOS电路具有较高的速度，内部门门延迟小于1ns。门电路的尺寸很小，很适宜于超大规模集成(VLSI)，它的缺陷是静态功耗比CMOS的大，因此其运用遭到限制。(5)CMOS电路具有较高的速度。如采用多层布线时，门电路的尺寸可以很小，采用单层市线时，其尺寸不如NMOS那样紧凑。CMOS的最大优点是静态功耗为零，使其成为VL

48、SI产品中的佼佼者。随着尺寸越来越小，速度越来越快，CMOS电路的集成度最终将被动态功耗所限制。5.10双极型电路与MOS电路的比较 l在比较不向电路类型时需求思索的要素很多，其中最为重要的是速度、功耗和电路的物理尺寸(即所占硅片的面积)。可以用两个优值来比较不同的电路类型：l(1)功耗延迟乘值 。功耗与延迟的乘积为能量，因此它是能量的一种度量，比值越低越好。其单位常采用pJ(1pJ10-12J)。l(2)每单位平方厘米最大的门数与最大任务频率的乘值。它是芯片用作信息处置时效率的量度，此值越高超好。,AVp HLp LHPtt5.10双极型电路与MOS电路的比较l不同电路类型的功耗延迟图见图5

49、-48。从图中可以看出不同电路类型在功耗延迟图中所处的大致区域，其斜线对应于功耗延迟值为常数。此图仅作为一种参考，随着工艺技术的开展，图中所占区域范围会有变化。5.11BiMOS电路 l我们曾经知道，CMOS的优点是可以到达高集成度以及具有低功耗，但是它的缺陷是电流驱动才干低，因此在驱动较大的电容负载，如时钟、控制信号线等市，就有较大的延迟，这会使整个芯片的任务速度慢下来。有人提出把双极(bipolar)技术和CMOS技术结合起来构成BiCMOS电路，它是利用BJT管较大的驱动才干来减小延迟的。l一种根本的BiCMOS反相器示于图5-49。它是在CMOS反相器的根底上，添加了两个电阻R1和R2

50、，以及两个NPN晶体管。当电路的输入端处在稳态1或0时，两个双极那么晶体管都处于关断形状，这时没有电流流过两个电阻，因此在基极和发射极之间没有压降。然而，当输出端从0变为1时，驱动氏的电流流过R1时就产生一个压降使T1导通，这时对CL就提供了一个附加的驱动电流，因此比通常的CMOS电路的充电更快；当CL完全被充电后，由于VBE下降，Tl被关断。CL放电时的情况类同，只在一个很短的时间内，T2导通。因此好像CMOS那样，此反相器没有静态功耗。5.11BiMOS电路lBiCMOS技术可以改良V51电路的速度，其代价是添加了工艺步骤及加大了制造本钱，因此使其运用遭到限制，但在高频的数字模拟混合集成电路中仍有着不可忽视的。