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1、物理与电气工程学院课程设计报告数字电子钟设计报告 姓 名 学 号 专业 电气工程及其自动化指导教师 成 绩 日期 2011.10.22 数字电子钟的设计与调试晁代剑(安阳师范学院 物理与电气工程学院，河南 安阳 455002)摘 要：本数字电子钟，主要是依据数字电子技术的知识设计的。它主要包括秒脉冲电路、时间计数电路、译码驱动电路、显示电路。其中，秒脉冲电路是由555定时器、74LS90、电阻、电容等组成的；时间计数电路采用的是两块74LS160级联组成二十四进制和六十进制计数器来实现时、分、秒的计时的。关键词：数字钟；调试；74LS160；74LS48；74LS90；555定时器1 引言 本
2、设计主要采用的是计数器、门电路等器件，虽然使用的器件数量比较多，但相对来说不是很复杂；本设计的核心价值是它让我把一个具体的电路先进行整体抽象，在分模块具体落实。对于具体模块电路的构成，实现方式不同。本设计的优点是所需要的元器件比较常见，总体实现起来比较方便，缺点是设计当中首先是555定时器产生的1000Hz的信号不是标准的，所以经分频后的1秒脉冲也不是标准的1秒脉冲；再就是本设计的校正电路，太过于理想化，不能在实验中得出预想的结果。2 技术要求 时钟显示功能，能够十进制显示“时”，“分”，“秒”,显示时间从00：00：00到23：59：59； 具有快速校准时间的功能。3 总设计方案秒显示器分显
3、示器时显示器 秒译码驱动器分译码驱动器时译码驱动器时计数器秒计数器分计数器分频器振荡器校正电路图1总设计原理框图 由上图的总设计原理框图可知，该设计大概可以分为四个部分：秒脉冲产生部分、计数部分、译码显示部分、校正部分。在秒脉冲产生部分中，可以用振荡器或者555定时器来实现，为了保证数字钟的准确性，应该优先选用振荡器，但是个人技术能力有限，所以我选了用555定时器和R、C组成的多谐振荡器与三块74LS90分频器来产生秒脉冲；在计数电路中，我选用了74LS160这种十进制计数器，因为用两块74LS160可以级联组成60进制和24进制，用起来比较方便；在译码显示电路中，我采用74LS48七段显示译
4、码器和七段显示数码管组成了数字钟的显示部分；在校时电路中，我用的是手动校时的方式，通过按钮控制74LS160的时钟引脚来控制计数（但是结果证明这种方法不是太好）。通过以上四部分的共同作用，最终达到该项设计的要求，设计出来一个数字电子钟。4 设计原理4.1 秒脉冲电路 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的精确程度，一般来说555产生出来的脉冲不太稳定，但是由于某种原因，本设计采用555定时器。图2所示为用555定时器设计的振荡器，按照图中给出的参数即可从555的3引脚输出1Kz的脉冲。图2是采用3块74LS90来分频的分频电路，每块74LS90对收到的信号进行10
5、分频三块级联，这样最后一个芯片的11引脚得到的就是1Hz的脉冲，即可做为秒的脉冲给数字钟输入标准脉冲。 图2 振荡电路 图3 分频电路 555定时器及74LS90的管脚图与功能表如下：MRRSV0DIS110接地101Qn保持X01开路0XX0接地 图3 555定时器的管脚图与功能表图4 74LS90的管脚图与功能表4.2 时间计数电路众所周知，数字钟的“时”，“分”，“秒”分别为二十四（12也可以）、六十、六十进制的计数器。它们都可以用两个“可预置四位二进制异步清除”计数器来实现。利用74LS160芯片的预置数功能，也可以构成不同进制的计数器。因为一片74LS160内含有一个四位二进制异步清
6、除计数器，因此用两片74LS160就可以构成二十四和六十进制计数器了。如图7，其中74LS160芯片的引脚中CP为时钟脉冲输入端，D0、D1、D2、D3为预置数端，为置数控制端，为异步复位端，二者均为低电平有效；Q0、Q1、Q2、Q3为计数器的输出端。（1）秒计数和分计数都是六十进制，所以将它们归在一起。当计数器记到59时，再来一个脉冲，计数器进位输出变为1，送到高一级的计数电路中去，同时自身清0。下面是六十进制计数器具体的工作原理：本计数器采用的是并行进位整体置数方式。当分频电路产生1Hz的信号时，信号被加到U1、U2的CLK端，但刚开始U2的ET和EP端为高电平U2工作（计数），而U1的E
7、T和EP端受U2进位输出端CO控制，刚开始计数时，U2进位输出端为0，所以U1不工作，当U2计数为9时，U2进位输出为1，此时U1计数。当下一个脉冲到来后，U2跳变为0，此时进位输出为0，U1又不工作，一直等到U2计数记到9时，U1才计数，每输入十个脉冲信号，U1记一次数。当U1计数记到5时（为0101时）且U2为9时（为1001时）即U2的14脚11脚为高电平且U1的14脚12脚为高电平时，相应的脚接到四输入与非门中，此时四个脚输入全为高电平，与非门输出为低电平，与非门的输出接到U1、U2的置数端，置数端接入低电平有效，此时U1、U2置数工作，U1、U2置数输入为相应芯片上的预置数输入端的值
8、，由于U1、U2的预置数输入端接地，即预置数为0000，此时计数器清零，又开始重新计数。下图为六十进制计数器的原理图。 图5 秒、分计数器电路（2）时计数采用二十四进制计数器，二十四进制计数器的工作原理与六十进制计数器的工作原理相似，只不过与非门采用的是三输入与非门，因为二十四进制计数器是在U2计数为3，且U1计数为2时进位的，此时只需要三个引脚的逻辑值即可，二十四进制计数器的计数脉冲是分进位的进位脉冲信号。三输入与非门的三个引脚分别接U2的13、14脚和U1的13脚，当U2的计数为3时，即U2的13、14脚为高电平并且U1的13脚都为高电平时，74LS20的三个输入端（74LS20为四输入与
9、非门这里将其中的两个引脚接在一起，构成三输入与非门）的输入都为1，此时与非门的输出端为0，再将与非门的输出端接到置数端进行置数处理。当U1、U2进行置数时，U1、U2全被置成0，此时计数器清零，可以重新开始计数。下图为二十四进制计数器的原理图。图5 时计数器电路74LS160及74LS20的管脚图与功能表如下：图6 74LS160的管脚图及功能表图7 74LS20管脚图及功能表4.3 译码驱动电路译码驱动电路采用的是74LS48芯片，它的输入信号为单个74LS160计数器的输出信号，74LS48电路中的灯测测试输入端，灭灯输入、灭零输出和灭零输入均为无效状态，故其相应的引脚接高电平，表示上述功
10、能不工作。74LS48输出端接显示译码器的相应管脚。译码器输出端分别接相应的显示电路输入端。下图为译码驱动显示电路的原理图。图8 译码驱动电路74LS48的管脚图及功能表：图9 74LS48的管脚图及功能表4.3 显示电路 本设计采用共阴极数码管，CK接低电平，7脚为数码管的小数点，本设计中没用到，不需要显示，所以接地即可。图10为数码管引脚图，图11为显示电路原理图。 图10 数码管引脚图 图11 显示电路4.4 校正电路 下图是本设计所采用的校正电路原理图，当J1按下时就证明准备好了时间的校正，然后，J1按着不动，在按J2没按一次时（分）就增加1。（实验证明：此电路不能实现） 图12 校正
11、电路5 总电路本电路是以555定时器组成多谐振荡器作为频率发声器，多谐振荡产生1000Hz的震荡波，经过74LS90组成的分频器分频，分解成1Hz的脉冲波，随后经过秒计数器，秒计时器是六十进制计数器，当计数器计数到60时产生进位脉冲，到分计数器。分计数器也是六十进制计数器，当分计数器计数到60时，再次产生更高一级的进位脉冲，脉冲送到时计数器，实现了分向时的进位。当需要进行校正时或分时，打开对应的开关，进行相应的校正，此时计数进位脉冲无效。下图为总电路原理图。图13 总电路图14 总数字钟电路PCB图图15 脉冲电路PCB图6 设计心得在学习数字电子技术基础这门课时我就对计数器（芯片）产生了浓厚
12、的兴趣，但是由于当时的专业知识有限只能学习有关它的理论知识，没能在实践中真正的感知它、了解它的功能及作用。为了进一步的了解并掌握计数器（芯片）的功能及其在应用中的性能，基于对计数器（芯片）的学习,我用74LS160设计了这块数字电子钟。虽然，它不像市面上买的时钟那样有很全面的附加功能，但是作为一块看时间的时钟，它是足够了。这样即使我的所学得到了所用，又让我在制作的过程中学到了一些在书本中学不到的知识. 7 参考文献(1)童诗白、华成英主编，模拟电子技术基础北京，高等教育出版社，第四版(2)阎石主编数字电子技术基础，北京，高等教育出版社，第五版(3)梁恩主、梁恩维编，Protel 99 SE电路设计与仿真应用清华大学(4)何希才编著，新型电子电路应用实例科学技术出版社，第一版(5)谢自美主编，电子线路设计实验测试华中科技大学出版社，第三版11 / 11文档可自由编辑打印
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