小数分频器的设计及其应用

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1、12国外电子测量技术第24卷国外电子测量技术Foreig n Elect r onic Measureme nt Tech no logy研究与设计小数分频器的设计及其应用尹佳喜(华中科技大学电气与电子工程学院湖北武汉430074)摘 要：分频器是数字系统设计中最常见的电路之一，在数字系统设计中，经常需要对时钟进行小数倍分频。本文给出了三种用于实现小数分频的方案，并将三种方案进行了比较。在此基础上，介绍了小数分频器在直接数字频率合成技术和步进电机驱动速度控制中的两种常见应用。关键词:小数分频器直接数字频率合成步进电机频率II& 帚,：，卫The Design and Application o

2、f Decimal Fraction Frequency DividerYin Jiaxi(College of Elect ricit y and Elect ro nic Engen eeri ng , H uaz h ong Uni versit y of Scie nce and Techl onog y , Wuha n 430074 , Chi na ) 仇 i*iAbstract : Freque ncy divisi on is one of the most com mon circuit s in the desig n of digital system.Gen eral

3、ly , decimal f ract ion freque ncy divisi on is n eeded. In this paper ,three met hods to realize dec2 mal f raction frequency division are given ,and the comparison among t he three methods is presented. Applicati ons of decimal Fracti on Freque ncy divider in t he area such as direct digital frequ

4、e ncy syn2 thesis tech no logy and stepper motor drive speed c on troller are in t roduced.Keywords : decimal fraction frequency divider ,direct digital frequency synt hesis (DDS) ,stepper mo2 tor ,frequency.1994-2006 China Academic Journal Electronic Publishing House. All rights reserved. 12国外电子测量技

5、术第24卷作者简介：尹佳喜(1981 -),华中科技大学电气与电子工程学院04级研究生，研究方向电力电子与电力传动0引言现代电子系统设计中，数字电子系统所占的比例 越来越大，现代电子系统发展的趋势是数字化和集成 化。而在数字系统中，时钟是各模块协同工作的根本 保障，特别是时序数字系统，没有时钟根本无从工作。 在数字系统设计中，经常需要对基准时钟进行不同倍 数的分频而得到各模块所需的时钟频率，分频器是数 字系统设计中最常见的基本电路之一。数字分频器一般有两类：一类是脉冲波形均匀 分布的分频器，即常规分频器；另一类是脉冲波形不 均匀分布的分频器。常规分频器一般只能进行整数 倍分频，且分频倍数须为偶

6、数。但在某些场合，时钟 源与所需的频率不成偶数倍数关系，此时就需要波形不均匀的分频器，这种分频器除可进行整数倍分 频外，还能进行小数倍分频，从而可以得到相对连续 的频率输出，可应用于很多数字系统中，如直接数字 频率合成中输出波形的频率控制以及步进电机中转速的控制等。1几种小数分频器的设计方法小数分频器的实现方法很多，但其基本原理一 样：在若干个分频周期中采取某种方法使某几个周 期少计一个或几个数，即吞脉冲原理，从而在整个计 数周期的总体平均意义上获得一个小数分频比。以下简要说明三种比较常用的小数分频电路的原理及 设计方法：用BCD比例乘法器4527加法级联能对基频进 行10n/X倍分频，其中,

7、n为4527的级联级数,X为 对4527的置数；积分分频器是比较常见的小数分频 器，其基本原理是将小数分频比转换为整数比值，再采用计数器对输入时钟进行计数，根据计数值吞掉一些脉冲，从而得到所需的频率输出；累加器分频则 是一种基于相位累加器基本原理的一种分频技术,将累加器最高位作为分频输出，根据送入累加器中不同的累加步长改变分频倍数。1. 1 米用BCD乘法器4527实现如图1所示，把BCD比例乘法器4527接成加 法级联方式,CL K端输入基准时钟频率fin由晶振电 路提供，高位置数 K1 ,低位置数 K2 ,在10个CLK 脉冲内4527(1)输出K1个脉冲，同时由IN HOU T 禁止低位

8、4527( 2)对CL K进行比例分配，心个脉冲 直通4527 (2)送出。10个CL K脉冲结束时 ,IN2 HOU T发出脉冲允许 4527 (2)的CL K进入，则可 有一个脉冲插入。如此下去，在100个CL K脉冲 内,会有10 X K1个脉冲直通送出，以及10个IN2HOU T脉冲，这样输出端fout便有K2个脉冲插入, 共送出(10K1 + K2)个脉冲，即输出时钟频率：ABEJOC0OUT审丽Z7T1FJ5z?n)(1)75输人时帥福宰控制字图2积分分频器原理图EM处疥理性 乍牡5 杯井打ft#奇存率控制，对于频率不变的输入基准时钟，可采用对相 位累加器置不同的累加步长来得到不同

9、的寻址速 率。从中得到启示，也可采用累加器进行小数分频 如图3所示。累加器由加法器与并行数据寄存器组 成，频率控制字经数据转换模块转换为累加器的累 加步长，将并行数据寄存器的高位作为时钟输出。1994-2006 China Academic Journal Electronic Publishing House. All rights reserved. 12国外电子测量技术第24卷1994-2006 China Academic Journal Electronic Publishing House. All rights reserved. 12国外电子测量技术第24卷图1 4527级联的

10、小数分频器1994-2006 China Academic Journal Electronic Publishing House. All rights reserved. 12国外电子测量技术第24卷如同上述,n级4527级联，预置数分别为K1 , K2 ,Kn后 设CLK时钟端输入的基准时钟频率为 fin，则级联输出频率：fout = fin (10n-1 X K1 + 10n- 2 X K2 + + 10 X Kn- 1 + Kn) / 10n(2)其中为n片4527的预置数，改变预置数即可方 便地改变输出频率。2. 2积分分频器积分分频器的设计首先需将小数分频比转换为整数比值，再采用

11、计数器对输入时钟进行计数，根据计数值对输入时钟及插入脉冲进行选择分配，从而得到需要的频率输出脉冲，如图2所示。设 “1010101010”代表5kHz信号中的一段信号，在同 样长的时间内设法得到另一脉冲串“1010100000”信号,若其0、1 宽度与5kHz信号中的0、1 宽度相同，即为输入时钟的宽度，则可得到3k Hz的 时钟信号。这样，多路选择器可在前三个周期选择 输入时钟直接输出，而在后两个周期选择输出0 ,就可以得到脉冲串“1010100000”，从而完成3/5倍 的分频，得到3k Hz的信号。1. 3累加器分频在DDS技术中经常采用相位累加器来进行频图3累加器分频器设输入时钟为频率

12、fin ,相位累加器的位数为N ,则输出频率的分辨率(当送入的频率控制字K为1时的输出频率)为fjnf out min =n2n(3)从式(3)可看出,在累加器位数足够高时，最小输出频率(频率分辨率)可接近零频。实际设计过程 中，可根据分频倍数的要求来选择累加器的位数。若设频率控制字为K，则输出频率为Kf in/、f out = N(4)2以上三种小数分频器各有其特点，采用4527的 分频电路比较复杂，适用于频率为10的幕的输入; 积分分频器首先需把分频倍数转换为两整数之比 值，故在使用中，对分频倍数要求比较严格，灵活性 受到一定限制；累加器分频则对频率为2的幕的输入时钟分频效果比较好，而且输

13、出时钟有一定的抖 动，但还是可以应用于一些特殊场合。2小数分频器的应用小数分频器在数字系统设计中的应用非常广 泛，经常是各个模块需要的频率不相同，这就需要对1994-2006 China Academic Journal Electronic Publishing House. All rights reserved. 2005年增刊尹佳喜：小数分频器的设计及其应用13时钟进行分频得到各模块需要的时钟频率。但常规的整数分频器（实际就是计数器）不能满足要求，例 如,若基准时钟频率为100M Hz ,对其进行整数分频,只能得到50MHz、25MHz等频率值,如想得到 30M Hz、20M Hz等频

14、率值,就需要应用小数分频器 对基准时钟进行小数分频。在DDS波形发生器设计和步进电机驱动中，需要对输出信号频率进行控制，若采用一般计数器来进行分频，由上述分析可知，输出信号频率值的连续 性就受到限制。为了使输出信号频率值能连续可 控,就需进行小数分频。2. 1 在DDS技术中的应用图4为DDS技术基本原理图，频率控制字送入 分频器，设基频频率为fin ,分频倍数为 W,则计数器 的时钟频率为为fin/w。计数器在频率 fin/W的时 钟作用下计数对查找表寻址输出波形数据。若查找表存储深度为M（ 个周波存储M个点），则输出波 形的频率为= _L=WM(5)式中,fin为基频频率 样就只需控制分频

15、倍数、存储深度M为一定值,这 K来控制合成波形的频率。图4小数分频器在DDS技术中的应用在DDS技术中，常用的技术是采用累加器对查 找表寻址。但采用这种方法时，在输出高频与低频 波形时的寻址点数不同，在高频寻址点数较少，而在 低频时点数较多，为保证在频率较高时输出的波形 失真度小，在低频阶段，寻址的点数就比较多，需要较深的存储深度。而采用图4所示的方法，则不管 在低频或高频，寻址点数一样，这样就可以采用一致 的存储深度，节约存储器。特别是采用 CPLD进行 系统设计时，查找表也可采用 CPLD来设计，易于 系统集成。2. 2在步进电机驱动中的应用步进电机是一种用电脉冲信号进行控制，将电脉冲信号

16、转换为相应的角位移或线位移的控制电 机。在步进电机的驱动中，需要对步进电机转速进 行控制。图5为步进电机驱动电路原理图 。基准时 钟在频率控制字作用下分频得到所需频率的脉冲作 为脉冲分配器的时钟，这样即可控制脉冲分配器输出驱动脉冲的速率，经功率放大后驱动步进电机T步进电匚图5小数分频器在步进电机控制电路中的应用此外，步进电动机的最高起动频率（突跳频率）一般为几百 Hz到三、四千Hz,而最高运行频率则 可以达到几万 Hz。以超过最高起动频率的频率直 接起动，将出现“失步”（失去同步）现象,有时根本就 转不起来。而如果先以低于最高起动频率的某一频 率起动，再逐步提高频率，使电机逐步加速，则可以 到

17、达最高运行频率。而且，对于正在快速旋转的步 进电动机，若需停转，立即停发脉冲，令其立即准确 锁定，也是很难实现的；由于惯性，电动机往往会冲 过头，也会出现失步。如果电动机的工作频率总是 低于最高起动频率，当然不会失步，但电动机的潜力 没有发挥，工作速度太低了 。采用小数分频器进行加减速定位控制，在速度变化时（改变了频率控制字），分几步来改变速度，即 逐步调整分频倍数，从而可使电机能满足各种速率 需求，也可充分发挥电机的潜力 。3结束语小数分频器的基本原理就是吞脉冲技术，在计数的过程中，吞掉部分脉冲，得到平均意义下的小数 分频比。基于吞脉冲基本原理，本文讨论了三种具体的分频系数为小数的可控分频器

18、的设计方法。这种电路在各类数字逻辑电路中有广泛的应用，如本文提到的DDS技术以及步进电机的驱动。以上三 种小数分频方案还可为许多其它数字系统中时钟分 频提供一种解决方案。参考文献1全国大学生电子设计竞赛组委会.全国大学生电子设计竞赛获奖作品精选（1994 - 1999）.北京：北京理工大 学出版社,20032 刘亚海，林争辉.基于FPGA的小数分频器的实现.现 代电子技术,2005 , （3）3 潘 明，龚然礼.采用脉冲技术小数分频的FPGA实现.计算技术与自动化,2003 ,（9）4 张亦华，延明.数字电路EDA入门 一V HDL程序实 例集.北京：北京邮电大学出版社,2003 ,31994-2006 China Academic Journal Electronic Publishing House. All rights reserved.