等精度频率测量技术

《等精度频率测量技术》由会员分享，可在线阅读，更多相关《等精度频率测量技术（15页珍藏版）》请在装配图网上搜索。

1、数字系统设计实践设计报告 实验名称 等精度频率测量技术 班 级 通信112 学生姓名 周焕强 学 号 116040268 指导教师 应祥岳 完成日期 2013-05-08 摘要频率计的主要功能是准确测量出待测频率的频率、周期、脉宽及占空比。在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。频率测量一般有三种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数，该方案将随被测信号频率的下降而下降；二是周期测频法，即是通过测量被测信号一个周期时间计时信号的脉冲个数，然后换算得出被测信号的频率，但该方法在被测信号的周

2、期较短时，其精度大大下降；方法三是等精度测频，可以将误差降到很低。本实验将应用等精度测频技术，利用FPGA技术设计一个测频计，将测得频率用十进制显示在数码管上。关键词：频率、周期、十进制显示、等精度目录一、设计任务1二、设计要求1三、系统方案13.1 分频器模块13.2 同步电路模块13.3 门控闸门计数模块13.4 运算模块13.5 进制转化模块13.6 输出控制模块2四、系统理论分析与计算24.1 理论分析24.2 理论计算3五、电路与程序设计35.1电路的设计35.1.1频率计顶层图形设计35.1.2系统电路原理图45.2程序的设计55.2.1分频器模块的vhdl设计65.2.2同步电路

3、模块的vhdl设计75.2.3进制转化模块的设计75.2.4输出控制模块的VHDL设计9六、测试方案与测试结果106.1测试方案106.1.1软件测试106.1.2硬件测试106.2测试结果与分析116.2.1.测试结果116.2.2.测试分析与结论12一、 设计任务设计一个简易等精度频率计。二、 设计要求A、测量范围 信号：方波 幅度： TTL电平； 频率：1Hz1MHz B、测试误差0.1%（全量程） C、闸门时间：1s， 响应时间：2s 乘除运算： FPGA 计算：时钟频率 显示：十进制（七个数码管显示，小数部分和整数部分按键切换）三、系统方案3.1分频器模块由系统时钟CLK1作为时钟脉

4、冲，仿照单片机的延时电路和计数器，Tc=1/10000s，跳10K下控制输出翻转一下，从而产生脉宽为1s的门控信号。3.2 同步电路模块利用一个D触发器产生同步的闸门脉冲信号3.3 门控闸门计数模块利用计数器分别求出在1s的门控信号内被测信号fx与系统时钟fc所经过的个数Nx和Nc，等将数据存入寄存器后，再送到运算模块里。3.4 运算模块Fx=Nx*fc/Nc，先将Nc*10K，然后放大1000倍，将小数部分升为整数部分，保证计算的精度。3.5 进制转化模块用10个除法器对输出频率进行转码，f经过一个除法器之后，余数作为10进制数M的第一位，商输入第二个除法器，依次类推，总共用到10个除法器。

5、3.6 输出控制模块 通过一个使能端，控制输出整数还是小数，显示在数码管上。四、系统理论分析与计算4.1 理论分析1. 工作原理：采用频率准确的高频信号作为标准频率信号，保证测量的闸门时间为被测时间的整数倍，并在闸门时间内同时对标准信号脉冲和被测信号脉冲进行计数，实现整个频率测量范围内的测量精度相等，当标准信号频率很高，闸门时间也足够长时，就可实现高精度的频率测量。简单来说，即为：测量一定闸门时间内标准信号与被测信号的脉冲个数，分别记为Nc和Nx,则被测信号频率为：Fx=Nx*fc/Nc。 2. 波形图 4.2 理论计算1、 被测频率：2、 测量误差：考虑最大误差为1，则 由实验要求测试误差0

6、.1%（全量程）则可知=1000，由于阈值闸门时间为1s，所以时钟发生器频率fo1000Hz，为使测量误差尽量小实验中取fo=10KHz，实验中待测信号和时钟信号分别采用实验箱中CLK1时钟。五、电路与程序设计5.1 电路的设计5.1.1 等精度频率计顶层图形设计5.1.2系统电路原理图(1)输入模块(2)同步计数模块（3）运算模块（4）进制转化输出模块（5）总电路图5.2 程序的设计5.2.1分频器模块的vhdl设计library ieee;use ieee.std_logic_1164.all;entity zhamen isport(clr,cp:in std_logic; p:out

7、std_logic);end zhamen;architecture a of zhamen issignal count:integer range 0 to 10000;signal temp:std_logic;beginprocess(clr,cp)begin if clr=1then count=0;temp=0; elsif cpevent and cp=1then if count10000 then count=count+1; else count=0; temp=not temp; end if; end if;end process;p=temp;end a;5.2.2同

8、步电路模块的vhdl设计library ieee;use ieee.std_logic_1164.all;entity dflipflop isport(cp,d:in std_logic; f:out std_logic);end ;architecture a of dflipflop isbeginprocess(cp,d)beginif cpevent and cp=1then f=d;end if;end process;end a;5.2.3进制转化模块的设计5.2.4输出控制模块的VHDL设计library ieee;use ieee.std_logic_1164.all;ent

9、ity output isport(a1,a2,a3,b1,b2,b3,b4,b5,b6,b7:in integer range 0 to 9; clr,yiwei:in std_logic; q1,q2,q3,q4,q5,q6,q7:out integer range 0 to 9);end;architecture a of output is begin process(a1,a2,a3,b1,b2,b3,b4,b5,b6,b7,clr,yiwei)begin if clr=1thenq1=0;q2=0;q3=0;q4=0;q5=0;q6=0;q7=0;else if yiwei=0th

10、en q1=b1;q2=b2;q3=b3;q4=b4;q5=b5;q6=b6;q7=b7;else q1=a1;q2=a2;q3=a3;q4=0;q5=0;q6=0;q7=0;end if;end if;end process;end a;六、测试方案与测试结果6.1测试方案6.1.1软件测试在quartus7.1环境下，对电路进行仿真和测试。6.1.2硬件测试a.将程序下载到EDA实验箱进行测试，观察与理论结果是否一致。b.引脚分配输入：clr ：清零fc ：clk1Fx ：实验箱自带的波形输入yiwei ：用于控制输出整数还是小数输出:fx13.0，fx23.0,fx73.0：数码管1、2

11、、3、4、5、6、7，以十进制的形式显示测得的频率。6.2测试结果及分析6.2.1测试结果下载到实验箱后，各按键功能正常，输入输出都没有问题，数码管能对应的显示十进制数。频率测试数据记录表理论值输出值相对误差50HZ50.010HZ0.02%100HZ100.020HZ0.02%500KZ500.150KZ0.03%1KHZ1000.300HZ0.03%5KHZ5000.999HZ0.02%10KHZ10001.999HZ0.02%50KHZ50011.998HZ0.024%100KHZ100024.997HZ0.02%500KHZ500125.987HZ0.025%6.2.2测试分析与结论由实验数据可知，数码管显示的频率与实际频率相比，误差都小于%0.1，符合设计要求。通过本次实验，掌握了等精度频率计的设计方法,认识到了这种频率测试方法的优越性。实验中碰到的各种问题也都一一解决，培养了自学能力。12