EDA选择题.doc

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1、1 在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合器C.适配器 D.下载器2 在执行MAX+PLUS的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。A .Create default symbol B. SimulatorC.Compiler D.Timing Analyzer3VHDL常用的库是（A）A. IEEE B.STDC. WORK D. PACKAGE4下面既是并行语句又是串行语句的是（C）A.变量赋值 B.信号赋值C.PROCESS语句 D.WHENELSE语句5在VHDL中，用语句（D）表示clock的下降沿。A. clockEV

2、ENT B.clockEVENT AND clock=1C. clock=0 D. clockEVENT AND clock=01 IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_A_。A .软IP B.固IP C.硬IP D.都不是2综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以

3、约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。3大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4进程中的变量赋值语句，其变量更新是_A_。A.立即完成；B.按顺序完成；C.在进程的最后完成；D.都不对。5VHDL语言是一种结构化设计

4、语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_D_。A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。6.不完整的IF语句，其综合结果可实现_A_。A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B_。流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关键路径法A. B. C. D. 8下列标识符中，_B_是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D.

5、 signall9关于VHDL中的数字，请找出以下数字中最大的一个：_A_。A. 2#1111_1110#B. 8#276#C. 10#170#D16#E#E110下列EDA软件中，哪一个不具有逻辑综合功能：_B_。A.Max+Plus IIB.ModelSimC.Quartus IID.Synplify1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入_A_综合适配_B_编程下载硬件测试。P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体

6、电路的IP核为_A_。P25A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_A_实现其逻

7、辑功能。P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。P274A. 器件外部特性B. 器件的内部功能 C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_A_不属于面积优化。P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_B_。P134A. 立即完成B. 在进程的最后完成C. 按顺序完成D.

8、都不对9. 不完整的IF语句，其综合结果可实现_A_。P147A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码1IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_ D _。A .瘦IP B.固IP C.胖IP D.都不是2综合是EDA设计流程的关键步骤，在下面对综合的描述中，_ D _是错误的。A.

9、综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7

10、000系列属FPGA结构。4进程中的信号赋值语句，其信号更新是_C_。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.都不对。5 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_ B _。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6不完整的IF语句，其综合结果可实现_ A _。A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_ B _。流水线

11、设计资源共享逻辑优化串行化寄存器配平关键路径法A. B. C. D. 8下列标识符中，_ B _是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signall9关于VHDL中的数字，请找出以下数字中最大的一个：_ A _。A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E110下列EDA软件中，哪一个不具有逻辑综合功能：_ B _。A. Max+Plus II B. ModelSimC.Quartus II D. Synplify1 基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，

12、按照自顶向下的设计流程，其先后顺序应该是：（D）A B. C D2 执行Quartus II的( B )命令，可以检查设计电路错误。A Create Default Symbol B Compiler-编译 C Simulator -时序仿真 D Timing Analyzer -时序分析3. 在设计输入完成后，应立即对设计文件进行（C）。 A编辑 B 编译 C 功能仿真 D时序仿真4. 在VHDL中用（C ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。A输入 B 输出 C综合 D配置5 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）及提高运

13、行速度(即速度优化)，下列方法(A )不属于面积优化。A 流水线设计 B 资源共享 C 逻辑优化 D 串行化6 不完整地IF语句，其综合结果可实现（） A 时序逻辑电路 B 组合逻辑电路 C 双向电路 D 三态控制电路7下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的（）。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述； D.原理图输入设计方法也可进行层次化设计。8 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是

14、（C）A. PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程9 IP核在EDA技术和开发中占有很重要的地位，提供VHDL硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为( C ) A 硬件IP B 固件IP C 软件IP D 都不是10 综合是EDA设计的关键步骤，下面对综合的描述中错误的是（ ） A 综合就是把抽象设计中的一种表示转换成另一种表示的过程。 B 综合就是将电路的高级语言

15、转换成低级的，可与FPGA/CPLD相映射的功能网表文件。 C 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。11 大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是（C） A FPGA全称为复杂可编程逻辑器件B FPGA是基于乘积项结构的可编程逻辑器件。 C 基于SRAM的FPGA器件，每次上电后必须进行一次配置。 D 在Altera公司生产的器件中，MAX7000系列属于FPGA结构12 大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过

16、（A）实现其逻辑功能。A 可编程乘积项逻辑； B 查找表(LUT) C 输入缓冲 D 输出缓冲13 进程中的信号赋值语句，其信号更新是（C） A 按顺序完成 B比变量更快完成 C 在进程最后完成 D 都不对14 VHDL语言是一种结构化的语言，一个设计实体(电路模块)包括实体说明与结构体两部分，结构体描述（B） A 器件的外部特性 B 器件的内部功能 C 器件的综合约束 D 器件外部特性与内部功能 1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入_A_综合适配_B_编程下载硬件测试。P14A. 功能仿真 B. 时序仿真C. 逻辑综合 D. 配置3. IP核在EDA

17、技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_A_。P25A. 软IP B. 固IPC. 硬IP D. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（

18、即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_A_实现其逻辑功能。P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。P274A. 器件外部特性B. 器件的内部功能 C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_A_不属于面积优化。P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程

19、中的信号赋值语句，其信号更新是_B_。P134A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现_A_。P147A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于

20、EDA软件的FPGA / CPLD设计流程：A _F_ _B_ _C_ D _E_PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _A_ CPLD 基于 _B_在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _A_ 器件；顺序编码 状态机编码方式 适合于 _B_ 器件；下列优化方法中那两种是速度优化方法：_B_、_D_A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化单项选择题：综合是EDA设计流程的关键步

21、骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；嵌套的IF语句，其综合结果可实现_D_。A. 条件相与的逻辑 B. 条件相或的逻辑C. 条件相异或的逻辑 D. 三态控制电路在一个VHDL设计中Idata是一个信号，数据

22、类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata = “00001111” B. idata = b”0000_1111”;C. idata = X”AB”; D. idata = B”21”;在VHDL语言中，下列对时钟边沿检测描述中，错误的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then请指出Altera Cyclone系列中的EP1C6

23、Q240C8这个器件是属于_C_ A. ROM B. CPLD C. FPGA D.GAL1 在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合器C.适配器 D.下载器2 在执行MAX+PLUS的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。A .Create default symbol B. SimulatorC. Compiler D.Timing Analyzer3VHDL常用的库是（A ）A. IEEE B.STD C. WORK D. PACKAGE4下面既是并行语句又是串行语句的是（C）A.变量赋值 B.信号赋值 C.PROCESS语

24、句 D.WHENELSE语句5在VHDL中，用语句（D）表示clock的下降沿。A. clockEVENT B. clockEVENT AND clock=1C. clock=0 D. clockEVENT AND clock=01.一个项目的输入输出端口是定义在（A）A. 实体中 B. 结构体中 C. 任何位置 D. 进程中2. MAXPLUS2中编译VHDL源程序时要求(C)A. 文件名和实体可以不同名 B. 文件名和实体名无关C. 文件名和实体名要相同 D. 不确定。3. VHDL语言中变量定义的位置是(D)A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构

25、体中特定位置。4.可以不必声明而直接引用的数据类型是(C)A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. ARRAY5. MAXPLUS2不支持的输入方式是(D)A 文本输入 B. 原理图输入 C. 波形输入 D. 矢量输入。6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A.FPGA全称为复杂可编程逻辑器件 B.FPGA是基于乘积项结构的可编程逻辑器件C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置D.在Altera公司生产的器件中，MAX7000系列属FPGA结构7.下面不属于顺序语句的

26、是(C)A.IF语句 B. LOOP语句 C. PROCESS语句 D.CASE语句8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A.器件外部特性 B.器件的内部功能 C.器件的综合约束 D.器件外部特性与内部功能9.进程中的信号赋值语句，其信号更新是(C)A.按顺序完成 B.比变量更快完成 C.在进程的最后完成 D. 都不对10. 嵌套使用IF语句，其综合结果可实现：(A)A.带优先级且条件相与的逻辑电路 B.条件相或的逻辑电路C.三态控制电路 D.双向控制电路1. 一个项目的输入输出端口是定义在 A 。 A. 实体中 B. 结构

27、体中 C. 任何位置 D. 进程体 2. 描述项目具有逻辑功能的是 B 。 A. 实体 B. 结构体 C. 配置 D. 进程 3. 关键字ARCHITECTURE定义的是 A 。A. 结构体 B. 进程 C. 实体 D. 配置 4. MAXPLUSII中编译VHDL源程序时要求 C 。A.文件名和实体可不同名 B.文件名和实体名无关 C. 文件名和实体名要相同 D. 不确定 5. 1987标准的VHDL语言对大小写是 D 。 A. 敏感的 B. 只能用小写 C. 只能用大写 D. 不敏感 6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。 A. 必须以英文字母开头 B.可以使用

28、汉字开头 C.可以使用数字开头 D.任何字符都可以 7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。 A. 下划线可以连用 B. 下划线不能连用 C. 不能使用下划线 D. 可以使用任何字符 8. 符合1987VHDL标准的标识符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL标准的标识符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a10. 不符合1987VHDL标准的标识符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL标准的标识符是 D 。

29、A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL语言中变量定义的位置是 D 。 A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 14. 变量是局部量可以写在 B 。 A. 实体中 B. 进程中 C. 线粒体 D. 种子体中 15. 变量和信号的描述正确的是 A 。 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是= D. 二者没有区别16. 变量和信号的描述正确的 B 。 A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别17. 关于VHDL数据类型，正确的是

30、D 。 A. 数据类型不同不能进行运算 B. 数据类型相同才能进行运算 C. 数据类型相同或相符就可以运算 D. 运算与数据类型无关 18. 下面数据中属于实数的是 A 。A. 4.2 B. 3 C. 1 D. “11011” 19. 下面数据中属于位矢量的是 D 。A. 4.2 B. 3 C. 1 D. “11011” 20. 关于VHDL数据类型，正确的是 。 A. 用户不能定义子类型 B. 用户可以定义子类型 C. 用户可以定义任何类型的数据 D. 前面三个答案都是错误的 21. 可以不必声明而直接引用的数据类型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR

31、 C. BIT D. 前面三个答案都是错误的 22. STD_LOGIG_1164中定义的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定义的是 A 。 A. 弱信号1 B. 弱信号0 C. 没有这个定义 D. 初始值 24. 使用STD_LOGIG_1164使用的数据类型时 B 。 A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明 D. 必须在结构体中声明 25. 关于转化函数正确的说法是 。 A. 任何数据类型都可以通过转化函数相互转化 B. 只有特定类型的数据类型可以转化 C. 任何数据类型都不能转化 D. 前面

32、说法都是错误的 26. VHDL运算符优先级的说法正确的是 C 。 A. 逻辑运算的优先级最高 B. 关系运算的优先级最高 C. 逻辑运算的优先级最低 D. 关系运算的优先级最低 27. VHDL运算符优先级的说法正确的是 A 。 A. NOT的优先级最高 B. AND和NOT属于同一个优先级 C. NOT的优先级最低 D. 前面的说法都是错误的 28. VHDL运算符优先级的说法正确的是 D 。 A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级 29. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 B

33、 。 A. 0 B. 1 C. 2 D. 不确定 30. 关于关系运算符的说法正确的是 。 A. 不能进行关系运算 B. 关系运算和数据类型无关 C. 关系运算数据类型要相同 D. 前面的说法都错误 31. 转换函数TO_BITVECTOR(A)的功能是 。 A. 将STDLOGIC_VECTOR转换为BIT_VECTOR B. 将REAL转换为BIT_VECTOR C. 将TIME转换为BIT_VECTOR D. 前面的说法都错误 32. VHDL中顺序语句放置位置说法正确的是 。 A.可以放在进程语句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的说法都正确 33. 不属于

34、顺序语句的是 B 。 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 34. 正确给变量X赋值的语句是 B 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 35. EDA的中文含义是 A 。 A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造 36. 可编程逻辑器件的英文简称是 。 A. FPGA B. PLA C. PAL D. PLD 37. 现场可编程门阵列的英文简称是 。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技术的PLD器件中允许编程次数最

35、多的是 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含义是 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 使用编程器烧写PLD芯片 40. 在EDA中，IP的中文含义是 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核41. EPF10K20TC144-4具有多少个管脚 A 。 A. 144个 B. 84个 C. 15个 D. 不确定 42. EPF10K20TC144-X器件，如果X的值越小表示 。 A. 器件的工作频率越小 B. 器件的管脚越少 C. 器件的延时越小 D. 器件的功耗

36、越小 43. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不确定 44. 执行下列语句后Q的值等于 B 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHD

37、L文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其错误原因是 A 。A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。46. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是

38、 A 。A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。47. MAX+PLUSII的设计文件不能直接保存在 B 。 A 硬盘 B. 根目录 C. 文件夹 D. 工程目录 48. MAXPLUSII是哪个公司的软件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的输入方式是 D 。 A. 文本输入 B. 原理图输入 C. 波形输入 D. 矢量输入 50. MAXPLUSII中原理图的后缀是 B 。 A. DOC B. GDF C.

39、 BMP D. JIF 51. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 D 。 A.idata = “00001111”; B.idata = b”0000_1111”;C.idata = X”AB” D. idata = B”21”;52. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and

40、 not clk = 1 then53. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。 。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。54. 在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的。 C 。 A.idata := 32; B.idata = 16#A0#; C.idata set project to current

41、 file B. assignpin/location chipC. nodeenter node from SNFD. filecreate default symbol61. 在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。 A.仿真器B.综合器C.适配器D.下载器62. VHDL文本编辑中编译时出现如下的报错信息Error: Cant open VHDL “WORK” 其错误原因是 B 。A. 错将设计文件的后缀写成.tdf，而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。63. 在V

42、HDL的CASE语句中，条件句中的“=”不是操作符号，它只相当与 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一条命令是MAXPLUSII软件中引脚锁定的命令 C 。A fileset project to current fileBnodeenter node from SNFC assignpin/location chipD filecreate default symbol65. 下列关于信号的说法不正确的是 C 。A . 信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值

43、，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。66. 下面哪一个可以用作VHDL中的合法的实体名 D 。A. ORB. VARIABLE C. SIGNALD. OUT167. VHDL文本编辑中编译时出现如下的报错信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其错误原因是 A 。A. 错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。68. 下列关于变量的说法正确的是 A 。A. 变量是一个

44、局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 。D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。70. VHDL中,为目标变量赋值符号是 D 。A. =:B. =C. =D.:=71. 在VHDL中,可以用语句 D 表示检测clock下降沿。A. clock event B. clock event and clock=1 C. clock=0

45、D. clock event and clock=072.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量， B 事先声明。 A. 必须B. 不必C. 其类型要D.其属性要73. 在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 A 次。A. 8B. 7C. 0D.174. 在VHDL中，PROCESS结构内部是由 B 语句组成的。A. 顺序B. 顺序和并行C. 并行D.任何75. 执行MAX+PLUSII的 C 命令，可以对设计的电路进行仿真。A.Creat Default SymbolB.CompilerC.Simulato

46、rD.Programmer76. 在VHDL中，PROCESS本身是 C 语句。A. 顺序B.顺序和并行C.并行D.任何77. 下面哪一个是VHDL中的波形编辑文件的后缀名 B 。A. gdfB. scfC. sys D. tdf78. 在元件例化语句中，用 D 符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。A. =B. :=C. 79.在VHDL中，含WAIT语句的进程PROCESS的括弧中 B 再加敏感信号，否则则是非法的。A. 可以B.不能C. 必须D. 有时可以80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是 D

47、。 A. 综合B. 编译C. 仿真D.被高层次电路设计调用81.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为 。A. 编辑B. 编译C. 综合D. 编程82. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL Design File “mux21” must contain an entity of the same name 其错误原因是 C 。A. 错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件

48、名与实体名不一致。 D. 程序中缺少关键词。83. 执行下列语句后Q的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00110100” C. “11011001” D. “00101100” 84. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， 是错误

49、的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；85. 关于VHDL中的数字，请找出以下数字中数值最小的一个： A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E186. 以下对于进程PROCESS的说法，正确的是： C 。A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑87. 进程中的信号赋值语句，其信号更新是 。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.以上都不对。88关于VHDL中的数字，请找出以下数字中最大的一个： 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E18