FTU硬件详细设计说明书

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1、 .wd.FTU硬件详细设计说明书产品线： 配电终端产品类别： 产品型号：产品版本：文件状态文档版本作 者完成日期编制部门硬件开发部 初审： 编写：1.引言41.1.前言41.2.文档术语41.3.参考文档42.开发环境43.硬件详细设计53.1.系统架构53.2.主板53.2.1.主板硬件框图63.2.2.模块1：CPU核心板63.2.3.模块2：时钟模块183.2.4.模块3：无线通讯193.2.5.模块6 以太网接口253.2.6.RS232/RS485电路263.2.7.SD卡模块电路273.2.8.直流量采集模块283.2.9.USB HOST接口303.3.遥控遥信板323.3.1

2、.硬件框图323.3.2.遥信电路模块323.3.3.遥控电路模块333.4.遥测板343.4.1.遥测板框图343.4.2.遥测电路模块353.4.3.电源模块393.4.4.413.4.5.元器件总成本：413.5.硬件测试方法414.FPGA逻辑设计424.1.子板逻辑424.1.1.架构概述424.2.主板逻辑455.构造工艺设计455.1.外观设计455.1.1.外形构造455.1.2.铭牌465.1.3.终端内部构造465.2.组屏方案465.3.其他465.4.461. 引言1.1. 前言1.2. 文档术语1.3. 参考文档2. 开发环境硬件设施：普通个人PC软件：protel9

3、9 seCadence 16.33. 硬件详细设计3.1. 系统架构3.2. 主板3.2.1. 主板硬件框图3.2.2. CPU核心板3.2.2.1. 功能： 保存各种数据，参数设置等其他需要保存的数据及给各功能模块提供逻辑接口。3.2.2.2. 接口描述：32位RISC嵌入式ARM9+DSP内核CPU：OMAPL138ZWT，通过内置DDR2/mDDR控制器接口外扩1片32M/16位或64M/16 位DDR2 SDRAM：MT47H32M16HR/MT47H64M16HR；通过内置外部存储器接口EMIFA外扩1片128MBytes NandFLASH：MT29F1G08ABAEAWP-IT和

4、一片FPGA: ALTERA EP3C25F256; 通过内部集成的网络接口控制一片网络芯片：LAN8720A；CPU通过一个PWM口作为看门狗的定时喂狗信号来控制CPU的复位脚；此外，CPU核心板把CPU内部集成的外设接口例如USB、UART、IIC、SPI、MMC/SD等和GPIO口及FPGA的LVDS口引出到核心板接口上供其他功能模块接口使用。3.2.2.3. 设计原理：1DDR2因OMAPL138ZWT内部集成的RAM 较小，需外扩一片RAM，可利用芯片内置的DDR2/mDDR控制器接口外扩一片32M或64M容量的 DDR2 SDRAM： MT47H32M16HR或MT47H64M16

5、HR接口如Figure 15-19所示，引脚定义如Table 15-1所示；为满足信号完整性要求，需要在信号线进展端接处理。因只接了一片DDR芯片所以采用串行端接，原理图如下：2NANDFLASH因OMAPL138ZWT内部集成的ROM较小，需外扩一片NANDFLASH，可利用芯片内置的EMIFA接口外扩一片1Gb或2Gb容量的 NANDFLASH： MT29F1G08ABAEAWP-IT或MT29F2G08ABAEAWP-IT。外部存储器接口如Figure 20-1所示，引脚定义如Table 20-1、Table 20-2、Table 20-3所示；外扩NANDFLASH如Figure 20

6、-14所示为了减少R/B#脚的延时时间，R/B#脚上接1K的上拉电阻。原理图如下：3FPGA因FTU需要采集的交流信号及遥信信号和控制的遥控信号众多，可利用EMIFA接口接一片FPGA进展预处理。核心板上的FPGA与功能板上的FPGA通过LVDS进展点对点通讯，将得到数据存放在各功能板相对应的存储区里供CPU读取。从而提高系统的实时性和简化电路设计。将FPGA作为SRAM存储器挂在CPU的EMIFA接口上，其接口示意图如Figure 20-18的红圈局部所示；LVDS接口需外加端接电阻，参数见FPGA数据手册，其原理图如下。注：因所用FPGA芯片的真实的LVDS口缺乏，需使用一路仿真LVDS口

7、。其端接电阻与真实的LVDS接口的不同。4以太网以太网芯片采用RMII接口的LAN8720A，CPU通过内部集成的EMACRMII和MDIO与LAN8720A相连，来建设以太网的物理层连接，其接口示意图如Figure 19-3所示，引脚定义如Table 19-2所示外围电路见数据手册，其原理图如下：5看门狗看门狗电路选用的是Sipex 公司的SP706REN-L，复位周期1.6S,持续时间200mS,采用软硬件控制，软件方式：CPU通过控制PWM口的输出来控制看门狗电路；硬件方式：通过按键控制/MR的电平来控制看门狗电路，原理图如下：6供电电路 为了防止输入电压过高保护后级的电源管理芯片，在+

8、5V电源输入端加一保护电路，当输入高于5.8V是输出关断，外加一个LED用以指示。当5V_IN5.8V时，LED亮。 a) CPU供电：CPU供电为一多电源供电系统，其供电电流和上电顺序要求如下：电源管理芯片采用TI公司的TPS650250RHBR，通过控制DC-DC使能端来控制各电平的上电顺序。外围电路参数见数据手册。原理图如下：上电顺序逻辑电路如下，上电逻辑，+5V输入时_DCDC3拉高VDCDC3输出VCC_1V3D拉高EN_DCDC2VDCDC2输出VCC_1V8D拉高EN_DCDC1VDCDC1输出VCC_3V3D.b) FPGA供电 FPGA推荐供电电源参数如下表:VCCIO采用两

9、种电平供电，为LVDS口供电的Bank1,2,3,5,6采用2.5V供电；其他Bank采用3.3V供电。电源芯片使用AS1301； 内核供电 LVDS总线供电3.2.2.4. 可靠性设计性能，EMC：a)静电防护：无b)快速脉冲群防护：无c)浪涌防护：无3.2.2.5. 成本估计：约380元3.2.3. 时钟模块3.2.3.1. 功能：为系统提供实时时钟。断电情况下该时钟能保持3年以上。3.2.3.2. 接口描述：时钟芯片通过SPI总线与CPU相连。3.2.3.3. 设计原理：断电时钟保持时间T=1200mAh*30%/(550nA)=654545小时=74年注：假设电池容量下降到70%时时钟

10、芯片不能正常工作，1200mAh 为电池容量。系统上电时，(3.3-0.6)(3.6-0.6-0.6),VCC_3.3V给时钟芯片供电，仅当系统失电时3.6V电池才会给时钟芯片供电，D3为了防止3.6V给3.3V系统供电。3.2.3.4. 可靠性设计本局部在公司以往各产品中使用效果良好，时钟准确度高。3.2.3.5. 成本估计10元3.2.4. 无线通讯3.2.4.1. 功能1、GPRS/CDMA通讯：在终端与主站之间通过公网或者专网建设无线通讯，进展数据交换；2、GPS通讯：通过GPS进展终端定位；3、短距离无线通讯：本地调试用。3.2.4.2. 接口描述1、GPRS/CDMA模块：CPU通

11、过UART与GPRS/CDMA模块进展数据通讯，通过4个GPIO控制GPRS/CDMA模块的运行及网络灯指示。2、 GPS通讯模块接口： 因主CPU串口有限只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA通讯，故用软串口与GPS模块进展通讯，外加两个GPIO控制GPS模块的复位及唤醒。以下列图为软串口框图。3、 短距离无线通讯： 因主CPU串口有限只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA通讯，故用软串口与短距离无线模块进展通讯，外加两个GPIO控制短距离无线模块的复位及睡眠。3.2.4.3. 原理硬件采用插板构造，与主板别离，保持主板不动更换不同

12、通讯模块，支持cdma，gprs通信模块。各模块对主板的接口统一定义。由于该模块I/O口允许的输入最大电压是VEXT,即2.93V，所以输入信号需添加分压电路，这样输入信号大概被调整至2.7V附近，保证正常工作，另外，电阻R725按照数据手册看，由于该引脚内部已经上拉，所以该电阻可以省略，而且最好不要焊接，因为该脚允许的外接电压最大为VDDEXT，但以往产品设计的时候，都加了该电阻，尚未发现问题。模块原理图电平转换电路Sim卡接口需要注意的是，图中D1D4四个静电防护器必须添加，替代以往该处使用的是集成TVS芯片UCLAMP0504，节约成本。2、GPS模块：GPS模块选用SKG16A，通过C

13、PU的软串口将GPS信息传输给CPU.外加收发指示灯便于观察与调试。3、短距离无线模块：短距离无线通讯采用上海桑锐电子科技的成品模块SRWF-1022，其提供透明数据接口，能适应任何标准或非标准的用户协议，自动过滤掉空中产生的假数据，用户无需编制多余的程序，实现所收即所发。标准配置提供8个信道，可扩展到16/32信道。满足用户多种通信组合方式。提供2个串口三种接口方式，COM1为TTL电平UART接口。COM2为硬件的RS-232/RS-485接口，相对于软口的RS-232/RS-485接口，其带载能力更强是软口的6到8倍，工作更加稳定。接口波特率为1200/2400/4800/9600/19

14、200bps可选，格式为8N1/8O1/8E1用户自定义，可传输无限长的数据帧，用户编程灵活。接口图如下；串口使用软串口。因短距离无线通讯采用的是成品模块，故只需在电路上加一相应的接口。3.2.4.4. 可靠性设计1、 基于无线公网模块的应用已经积累了一定经历，总得来说仍然是驱动层及应用程序层双重保护，驱动层通过查询模块，获取链路状态；应用程序通过与上位机的通信超时机制判断链路状态；一旦发现链路异常，即通过重启链路方式修复通信。3.2.4.5. 成本估计210元3.2.5. 以太网接口3.2.5.1. 功能通过以太网，建设CPU和主站的连接。3.2.5.2. 接口描述通过hp auto-mdi

15、x穿插线自动侦测及切换经过网络变压器连接到标准RJ45接头。3.2.5.3. 设计原理网口电路主要是根据网络芯片LAN8720A的数据手册的网口推荐电路。网络连接和传输指示灯采用独立的LED灯指示。3.2.5.4. 可靠性以往产品在实验中偶发发生以太网通讯时浪涌实验引起终端损坏或者重启等现象，随后改用独立网络变压器模式，大大降低出故障概率。3.2.5.5. 成本估计8元3.2.6. RS232/RS485电路3.2.6.1. 功能将UART信号转化成RS232信号或RS485信号，用于RS232或RS485通讯。3.2.6.2. 接口RS232或RS485电路用过UART口与CPU相连。3.2

16、.6.3. 设计原理因RS232和RS485外接端子是共用的，故需一个双刀双掷开关进展切换。RS232电路和RS485电路沿用其他产品的成熟电路。3.2.6.4. 可靠性该局部电路对比成熟，尚未发现问题3.2.6.5. 成本估计44.6元3.2.7. SD卡模块电路3.2.7.1. 功能存储数据及参数。3.2.7.2. 接口SD卡模块通过CPU的内置SD卡控制器接口与CPU相连。3.2.7.3. 设计原理所有数据线上都加个47K的上拉电阻用来防止振荡输入将引起非期望的高电流损耗和进展卡侦测。各数据线上外加一静电防护器件防止插拔SD卡时产生的静电干扰。3.2.7.4. 可靠性3.2.7.5. 成

17、本估计8元3.2.8. 直流量采集模块3.2.8.1. 功能用以采集外接电压型048V/电流型420mA传感器信号。3.2.8.2. 接口外部传感器信号通过直流量采集模块的信号转换后经AD芯片的IIC总线传输给CPU。3.2.8.3. 设计原理直流采样局部对比关键的是AD的隔离输入电路，现采用的是线性光耦电路，在有效隔离的条件下保证输入输出的线性度。应用线性光耦合器组成的模拟信号隔离电路的线性度好，电路简单，有效地解决了模拟信号与单片机应用系统的电气隔离问题。驱动级、缓冲级采用组合型运算放大器,可使线性度提高。如以下列图：电路主要由HCNR200型线性光耦和配套外围电路组成。HCNR200型线

18、性光耦由发光二极管D1、反响光电二极管D2、输出光电二极管D3组成。当D1通过驱动电流If时,发出红外光(伺服光通量)。该光分别照射在D2、D3上,反响光电二极管吸收D2光通量的一局部,从而产生控制电流I1。该电流用来调节If以补偿D1的非线性。输出光电二极管D3产生的输出电流I2与D1发出的伺服光通量成线性比例。令伺服电流增益K1=I1/If，正向增益K2=I2/If，那么传输增益K3=K2/K1=I2/I1,K3的典型值为1。然后通过运放将I2转化成电压，供AD采集。此电路中K1=I1/IFR180/R181=20/10000=0.2%,I2I1=0.2% IF,VAD_DC2=R184*

19、I2=136*IF136*I DC2。稳压管D55用于提供5.1V电压供运放工作。VCC通过R185、R186分压后给运放U35提供一个偏置电压，以补偿U37，D55损耗的电流。当输入为电压时，通过拨码开关使输入信号接到电压转电流电路,I=(DCV1*R65/(R65+R63)/R52=0.377*DCV1(mA),DCV1=048V,故I=018.1 mA。3.2.8.4. 可靠性3.2.8.5. 成本估计25元3.2.9. USB HOST接口3.2.9.1. 功能用于本地程序升级及调试3.2.9.2. 接口USB HOST接口通过CPU内置的USB2.0接口与CPU相连，支持USB2.0

20、高速(480 Mbps)全速12 Mbps/低速1.5 Mbps三种模式。3.2.9.3. 设计原理1 原理图如下：因CPU内部集成了USB2.0控制器，所以只需在电路上加一接口电路。此电路沿用其他产品的成熟电路。3.2.9.4. 可靠性该电路经过之前的产品反复验证，已经 根本成熟，风险较低。3.2.9.5. 成本估计1.5元3.3. 遥控遥信板3.3.1. 硬件框图3.3.2. 遥信电路模块3.3.2.1. 功能用于外部24V直流开入信息的可靠采集，并通过FPAG实现的LVDS总线上送信息到主板。3.3.2.2. 接口提供应外部开入信号的为无源24V共负极接口方式，物理接口端子为间距3.5m

21、m的插拔式接线端子；与主板交换信息给的接口方式为LVDS高速差分总线，物理接口端子为哈丁板卡连接端子。3.3.2.3. 原理设计1、模块由信号处理电路局部和采集上传局部组成。单路信号处理电路原理如以下列图：2、采集上送功能电路在FPGA 芯片EP4CE6E22C8内部实现。96路经上述信号处理电路传输过来的信号输入到FPGA的 I/O口，芯片把I/O口信息直接采集存储到内部存放器，在承受到主板通过LVDS发送过来的查寻要求时，再把内部存放器的信息调理成LVDS信号发送到主板上的FPGA信息处理芯片上。3、考虑到系统机械构造和信号的实际分布情况，把信号设计成6路一组，4组信号分布在一块系统插板上

22、，最多4块插板能实现采集96路外部信号，4块插板通过LVDS与主板实现点对点通讯式信息交换。3.3.2.4. 可靠性1、信号处理电路经过前期的FTU产品反复验证，成熟，可靠。EMC性能达标。2、采集上送功能电路由可编程芯片实现，且LVDS模块 根本成熟，风险较低。3.3.2.5. 成本估计单路材料成本包含光耦、电阻、电容、二极管、发光管等。批量采购估计为：1.2元/路。3.3.3. 遥控电路模块3.3.3.1. 功能通过FPAG实现的LVDS总线承受主板的遥跳、遥合命令信息，并通过I/O口控制驱动板载功率继电器动作，从而实现对外部开关装置的控制功能。3.3.3.2. 接口提供应外部开关装置的接

23、口为继电器无源空触点，带载能力为：10A 220VAC 或10A 30VDC，物理接口端子为间距5.08mm的插拔式接线端子；与主板的接口方式为LVDS高速差分总线，物理接口端子为哈丁板卡连接端子。3.3.3.3. 原理设计1、模块的驱动输出局部原理图如下：2、设计思路是：主板信息通过LVDS总线传输过来，FPGA 芯片EP4CE6E22C8内部实现LVDS差分信号的接收解析，确认需控制的对应I/O 管脚，把对应管脚由默认的高电平输出，转换成低电平输出，对应的管脚连接到如上图中的YK1标识处驱动光耦，通过光耦实现隔离驱动功率继电器。4、 考虑到系统机械构造和信号的实际分布情况，把信号设计成2路

24、遥跳、遥合一组，4组信号分布在一块系统插板上，最多4块插板能实现采集16组32路外部开关设备的控制，4块插板通过LVDS与主板实现点对点通讯式信息交换。5、 继电器的选型要考虑触点负荷，继电器的体积及价格。3.3.3.4. 可靠性1、驱动电路经过前期的FTU产品反复验证，成熟，可靠。EMC性能达标。2、信息接收处理功能电路由可编程芯片实现，且LVDS模块 根本成熟，风险较低。3.3.3.5. 成本估计单路材料成本包含光耦、电阻、二极管、继电器等。批量采购估计为：13元/路。3.4. 遥测板3.4.1. 遥测板框图3.4.2. 遥测电路模块3.4.2.1. 功能用于外部交流电压、电流信息的可靠采

25、集，并通过FPAG实现的LVDS总线上送信息到主板。3.4.2.2. 接口输入通过装置内部高精度CT、PT获取外部交流信号，物理接口端子为间距8mm的插拔式航空接线端子；获取的交流信号经AD芯片转换并实时上传信息给主板，输出与主板的接口方式为LVDS高速差分总线，物理接口端子为哈丁板卡连接端子。3.4.2.3. 原理设计1、 交流信号前级采集调理电路的原理如下：2、 信号的选择电路原理图如下：电路由模拟开关芯片ADG1334构成。模拟开关对信号的隔离和信噪抑制能到达-70DB。具体性能见以下列图引用自芯片数据手册。3、 信号滤波采集电路原理如下。此电路主要采用芯片AD7606模数转换芯片实现，

26、AD7606工作在并行方式，无过采，模拟信号的输入范围为-5V+5V，采用外部参考电压标准，外部参考电压由芯片REF5025A提供。4、 AD芯片控制和LVDS电路原理图如下。FPGA 芯片EP4CE6E22C8内部实现与AD芯片AD7606的总线接口电路，内部定时电路提供精准的采样间隔时间，内部存放器组提供数据的缓存空间，内部的LVDS电路把缓存空间的数据调理成LVDS信号发送到主板。3.4.2.4. 可靠性1、AD采集电路前期经过反复验证，功能稳定可靠，比照以前的模拟信号电路在采样精度上有很大的提高。EMC性能达标的关键在PCB设计时要预留足够安全间距。2、电路中预留TVS管，保护芯片不受

27、高压损坏，并预留安全地PGND改善EMC性能。3、AD控制和LVDS电路由可编程芯片实现，且LVDS模块 根本成熟，风险较低。3.4.2.5. 成本估计单路材料成本包含互感器、电阻、电容、AD部件、模拟开关部件等。批量采购估计为：25元/路。3.4.3. 电源模块3.4.3.1. 功能此模块把外部电源模块提供的电源经EMC可靠性处理后，分成3路24V电源。其中一路再经DCDC芯片降压处理后给装置提供可靠的24V、12V和5V电源；第二路提供应外部操作回路使用，第三路给开入回路使用。此外本模块还实现了电源电池管理功能的控制和检测。3.4.3.2. 接口输入物理接口端子为间距5.08mm的插拔式端

28、子；输出物理接口端子为哈丁板卡连接端子。3.4.3.3. 原理设计1、电源局部的原理图如下：图中输入电源经共模抑制和滤波电路后再经气体放电管和压敏电阻对浪涌波形吸收处理后的24V电源一路供应DCDC隔离模块，最后再经DCDC芯片降压产生5V和12V装置内部主电源；第2、3路分别再次经共模抑制和滤波电路和气体放电管和压敏电阻处理后供应外部操作回路、开入回路使用；2、 电源电池管理功能的控制和检测原理图如下：此电路实现装置对后备蓄电池的充放电状态的监控及控制。包括电源故障、电池欠压、活化状态采集；电池活化启动、退出控制及电池退出控制等。3.4.3.4. 可靠性在4级极度恶劣电磁环境下此电路对浪涌等

29、EMC干扰的抑制性能有待进一步的验证，具有一定风险。可算是硬件设计的疑难点。3.4.3.5. 成本估计材料成本包含压敏电阻、安规电容、共模电感、DCDC模块、DCDC芯片等。批量采购估计成本为：250元。3.4.4. 元器件总成本：核心板380元CPU板415元电源板342元背板252元遥测板*4880*4=3520元遥信遥控板*4223*4=892元机箱800总计6601元3.5. 硬件测试方法依据硬件设计标准要求的性能指标如信号完整性、电源纹波等，列出本次设计与性能指标对应的信号、测试点。测试点 1)：CPU系统电源，+3.3V 2): DDR2芯片电源，+1.8V 3): CPU内核电源

30、， +1.3V 4：USB内核电源， +1.2V5：USB物理层1.8V电源， +1.8V 5): 485通讯电源， +3.3V 6): 直流量采集电路电源电压， +5V 7): FPGA内核电源， +1.2V 8): LVDS总线电源， +2.5V 7): SPI通讯线； 8：I2C通讯线； 9：sUART/UART通讯线；4. FPGA逻辑设计分为子板逻辑和主板逻辑两局部。4.1. 子板逻辑 子板逻辑如以下列图：LVDS收发局部的逻辑如下：4.1.1. 架构概述子板FPGA主要实现AD数据采集，遥信IO口数据采集，遥控IO口操作，数据编解码，数据发送，数据接收功能，遥测参数储存等功能。FP

31、GA内部逻辑主要由NIOS II软核处理器、AD7606接口模块、IO接口模块、EPCS FLASH控制接口模块，FIFO控制状态机，收发FIFO以及LVDS收发电路组成。其中各模块通过AVALON MM总线与NIOS II处理器通讯。以下仅对重要的模块进展说明。1、CDR模块，原理如下： 首先通过PLL产生两个相位相差90度频率为100MHz的时钟，利用CLK和CLK90的上升和下降沿分别对LVDS端口接收来的信号采样，如以下列图： A、B、C、D分别代表CLK 0度、90度、180度、270度4种不同的采集相位，如果在AB之间发现数据有变化，那么认为C点为当前数据的最正确采样点，以C点的采

32、集数据做为本次时钟的采集数据，如果4个相位都未发生变化，那么沿用上一次的最正确采样点。 2、8B/10B编解码模块 由于CDR通过侦测数据的跳变沿来选择采样点，如果长时间数据没有变化，且发送和接收时钟频率和相位上的误差和抖动，长时间使用同一个相位的采样点的话，会造成数据的误判，这就是所谓的直流平衡问题，针对这个问题，8B/10B编码应运而生。8B/10B编码是目前高速串行通信中经常用到的一种编码方式，直观的理解就是把8bit数据编码成10bit来传输。其工作原理如下：8bit原始数据会分成两局部，其低5位进展5B/6B编码，高3位那么进展3B/4B编码，这两种映射关系在当时已经成为了一个标准化

33、的表格。人们喜欢把8bit数据表示成Dxx.y的形式，其中x=5LSB，y=3MSB。例如一个8bit数据101 10101，x=10101十进制为21 y=101十进制为5，现在我们就把这8bit数据写成D21.5。Dx.y形式在进展5B/6B和3B/4B编码中表示更直观，下面我们来看看两张编码表：对于8bit数据，它在表中的位序为HGFEDCBA，即H为最高位，A为最低位，EDCBA经过5B/6B编码为abcdei，HGF经过3B/4B编码为fghj。传送10bit编码的顺序为abcdeifghi对于D.x.7，当和5B/6B组合时D.x.P7和D.x.A7编码时必须选择一个来防止连续的5

34、个0或1.遇上连续5个0或1的情况下使用“逗号码comma来进展校准。D.x.A7用在x=17 x=18 x=20且RD=-1时或者x=11 x=13 x=14且RD=+1时。当x=23 x=27 x=30时，使用K.x.7进展编码。其他情况下D.x.A7码不能被使用，他将导致和其他“逗号序列产生冲突。候补编码K.x.y允许K.28.1 K.28.5 K.28.7作为“逗号码来保证数据流中的唯一性。在本设计中我们就是使用候补编码及其补码来做为数据的帧头和帧尾，来区分不同类型的数据。3、EPCS FLASH控制接口模块 此模块是利用FPGA配置芯片剩余空间来存储数据的，EPCS控制芯片在配置完F

35、PGA以后， NIOS II处理器可调用此模块来读写EPCS控制芯片。4.2. 主板逻辑 主板逻辑框图如下：主板逻辑构造较为简单，主要由8路LVDS收发电路、EMIFA接口模块组成。其中LVDS收发电路与子板一样，EMIFA接口类似外部存储器接口，DSP通过地址数据总线读取或写FPGA内部构成的存放器来收发数据，这其中遥测数据采用中断方式接收，每接收20个数据产生一次中断，遥信数据采用查询方式。5. 构造工艺设计5.1. 外观设计5.1.1. 外形构造终端采用6U高，宽19英寸型材机箱，其外形尺寸见以下列图：5.1.2. 铭牌无4.1.3端子定义端子定义图如下：5.2. 构造设计终端由背板总线板，插件板有CPU板、遥信/遥控板、模拟量采集板、功能扩展板及12块插件板，LCD板局部组成，各单元均采用模块化设计，方便生产、维护，也可根据客户实际需求灵活定制。5.2.1. 板件构造尺寸背板构造尺寸：插件板构造尺寸：LCD板构造尺寸：5.2.2. 终端内部构造 详见?机箱构造图?