第八章可编程片上系统芯片SOPC

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1、第八章第八章可编程片上系统芯片可编程片上系统芯片SOPC 8.1 SOPC概述概述 v可编程片上系统芯片可编程片上系统芯片SOPC（System On a Programmable Chip）是）是Altera公司于公司于2000年提出的一年提出的一种灵活高效的种灵活高效的SOC解决方案，解决方案，SOPC利用可编程逻辑利用可编程逻辑技术把整个电子系统集成在一个单片上，是一种特殊技术把整个电子系统集成在一个单片上，是一种特殊的嵌入式系统芯片。的嵌入式系统芯片。v与可编程逻辑器件一样，与可编程逻辑器件一样，SOPC的设计也仅需完成前端的设计也仅需完成前端设计，故其设计投入比较少，设计方法灵活，设

2、计，故其设计投入比较少，设计方法灵活，SOPC的的系统功能可裁减、易扩充，结合了系统功能可裁减、易扩充，结合了SOC和和CPLD、FPGA的优点。的优点。v作为一种系统级芯片，作为一种系统级芯片，SOPC具有低的设计成本和开发具有低的设计成本和开发风险，从而获得广泛的应用。风险，从而获得广泛的应用。vSOPC是一种可编程逻辑器件，与普通是一种可编程逻辑器件，与普通PLD相比，相比，SOPC具有如下特点：具有如下特点：v1至少包含一个嵌入式处理器内核。至少包含一个嵌入式处理器内核。v2具有一定容量的片内高速具有一定容量的片内高速RAM。v3具有足够的片上可编程逻辑资源。具有足够的片上可编程逻辑资

3、源。v4。具有处理器调试接口和编程接口。具有处理器调试接口和编程接口。SOPCVirtex-II Pro系列系列 Virtex-4FX系列系列 Power PC405处理器核处理器核 Excalibur系列系列 ARM922T处理器核处理器核 除了嵌入处理器硬核的除了嵌入处理器硬核的SOPC之外，基于之外，基于FPGA的嵌入的嵌入CPU软核的片上可编程系统的实现软核的片上可编程系统的实现方法也得到广泛的应用，这类基于方法也得到广泛的应用，这类基于FPGA的嵌入的嵌入式式CPU软核比较常用的是软核比较常用的是Xilinx公司的公司的8位嵌入式位嵌入式RISC处理器软核处理器软核PicoBlaze

4、、32位嵌入式位嵌入式RISC处处理器软核理器软核MicroBlaze和和Altera公司的公司的NIOS软核。软核。Xilinx公司的公司的Virtex系列系列FPGA（包括（包括VirtexII、Virtex4和和Virtex5）和）和Spartan III（包括（包括Spartan3A、Spartan3E和和Spartan3）系列）系列FPGA均支持基于嵌入式均支持基于嵌入式CPU软核的软核的SOPC设计实现。设计实现。Xilinx 的的SOPC概况概况Virtex-II Pro 20030.13m深亚微米深亚微米CMOS工艺工艺 Power PC405处理器硬核处理器硬核 3.125G

5、b/s极速极速双向串行传送器双向串行传送器 Virtex-II FPGA Virtex-4FX 200490nm深亚微米深亚微米CMOS工艺工艺 9层铜布线层铜布线 Power PC405处理器硬核处理器硬核 10Gb/s极速极速双向串行传送器双向串行传送器 Virtex-4FPGA 2-4个三模式以个三模式以太网管理器太网管理器 大量大量DSP逻辑资源逻辑资源 8.2 Virtex-II系列系列FPGA的结构和性能的结构和性能 v8.2.1 概述概述vVirtex-II系列系列FPGA是一种大容量、高性能的新是一种大容量、高性能的新一代现场可编程门阵列平台器件。一代现场可编程门阵列平台器件。

6、v Virtex-II系列系列FPGA的主要性能如下：的主要性能如下：v支持支持IP核设计实现，支持基于核设计实现，支持基于8位嵌入式处理器软核位嵌入式处理器软核PicoBlaze和和32位嵌入式处理器软核位嵌入式处理器软核MicroBlaze的片上系的片上系统设计实现。逻辑资源密度：统设计实现。逻辑资源密度：40K-10M PLD门；内部时门；内部时钟：钟：420MHz；I/O数据传送速率：数据传送速率：840Mb/S。v 18Kbit的可选的可选RAM模块可构成模块可构成3M比特双口比特双口RAM；最；最高容量为高容量为1.5M比特的分布式比特的分布式RAM资源。资源。v 与外部存储器的高

7、性能接口与外部存储器的高性能接口。v高性能算术运算功能，嵌入式高性能算术运算功能，嵌入式18bit18bit专用乘法器专用乘法器模块，快速超前进位链。模块，快速超前进位链。v灵活可变的逻辑资源，最多可达灵活可变的逻辑资源，最多可达93184个带时钟许可的个带时钟许可的内部寄存器内部寄存器/锁存器；锁存器；最多可达最多可达93184个查找表个查找表LUT（Look-Up-Table）或者可级联）或者可级联16位移位寄存器；位移位寄存器；支支持宽输入逻辑函数，并且有宽位的多路选择器；持宽输入逻辑函数，并且有宽位的多路选择器；内部内部三态总线；三态总线；支持积项和的水平级联链支持积项和的水平级联链;

8、v高性能的时钟管理电路，最多达高性能的时钟管理电路，最多达12个数字时钟管理器个数字时钟管理器DCM（Digital Clock Manager）组件，）组件，16个全局时钟个全局时钟多路选择缓冲器。多路选择缓冲器。v高性能的输入输出技术高性能的输入输出技术，最多达最多达1108个用户输入个用户输入/输出输出引脚，支持引脚，支持19种单端信号标准和种单端信号标准和8种双端差分信号标准。种双端差分信号标准。v支持支持IEEE 1149.1边界扫描技术和边界扫描技术和IEEE 1532在系统配在系统配置技术。置技术。8.2.2 Virtex-II FPGA的总体结构的总体结构 8.2.3 Virt

9、ex-II系列系列 FPGA的可构造逻辑模块的可构造逻辑模块 vVirtex-II的的CLB v1.Slice的结构的结构 Virtex-II Slice的逻辑图的逻辑图 v2.Virtex-II Slice中的触发器中的触发器v 无置位或复位无置位或复位同步复位或者同步复位或者同步置位同步置位同步复位和置同步复位和置位位异步复位或异异步复位或异步置位异步复步置位异步复位和置位。位和置位。v3.分布式分布式RAM v每个函数发生器可以构成每个函数发生器可以构成161的同步的同步RAM资资源，这部分源，这部分RAM资源称为分布式可选择资源称为分布式可选择RAM单元。一个单元。一个CLB中的中的R

10、AM的构造方式有如下的构造方式有如下几种：几种：v168bit单口单口RAM，v324bit单口单口RAM，v64 2bit单口单口RAM，v128 1bit单口单口RAM，v16 4bit双口双口RAM，v32 2bit双口双口RAM，v64 1bit双口双口RAM。v4.移位寄存器移位寄存器 Virtex-II FPGA的每个函数发生器，的每个函数发生器，除了可以构造成分布式除了可以构造成分布式RAM之外，之外，还可以构造成还可以构造成16位移位寄存器，移位移位寄存器，移位寄存器的写入是同步的，读出可位寄存器的写入是同步的，读出可动态进行动态进行，CLB中的移位链逻辑，中的移位链逻辑，可以

11、将可以将CLB中由函数发生器构造的中由函数发生器构造的移位寄存器级联，形成移位寄存器级联，形成128位的移位位的移位寄存器。寄存器。v5.多路选择器多路选择器 vVirtex-II的函数发生器和与其相关的多路选择器可以组的函数发生器和与其相关的多路选择器可以组成宽位的多路选择器：成宽位的多路选择器：v用一个用一个Slice可以组成一个四选一的路选择器，可以组成一个四选一的路选择器，v用二个用二个Slice可以组成一个可以组成一个8选一的选择器，选一的选择器，v用一个用一个CLB可以组成一个可以组成一个16选一的多路选择器，选一的多路选择器，v用二个用二个CLB可以组成一个可以组成一个32选一的

12、多路选择器。选一的多路选择器。v6.算术运算逻辑算术运算逻辑 vVirtex-II的的CLB中的算术运算逻辑由快速进位链和中的算术运算逻辑由快速进位链和Slice中的中的XOR门等逻辑资源构成，一个门等逻辑资源构成，一个Slice可以组成可以组成2位全加位全加器，一个器，一个CLB中有中有2个独立的进位链。个独立的进位链。v由二个由二个Slice实现的实现的4位全加器逻辑图位全加器逻辑图 v7.积项和（积项和（Sum OF Products）vFPGA的函数发生器只能构成一个四个变量的任意函的函数发生器只能构成一个四个变量的任意函数，为了扩展组合函数的规模，在数，为了扩展组合函数的规模，在Vi

13、rtex-II的的Slice中，中，有一个称为有一个称为ORCY的专用或门和一个称为的专用或门和一个称为MUXCY的的二选一多路，用于组合函数的扩展。二选一多路，用于组合函数的扩展。v 利用利用Slice的的ORCY级联形成级联形成和项众多和项众多的组合函的组合函数数 v利用利用Slice的的MUXCY形成宽输入与门形成宽输入与门 v8.2.4 18-Kbit可选可选RAM模块模块 vVirtex-II器件集成了多个容量为器件集成了多个容量为18Kbit的可选的可选择择RAM模块，每个模块，每个RAM模块上有两个独立的数模块上有两个独立的数据端口，分别由两组独立的时钟和控制信号控制，据端口，分

14、别由两组独立的时钟和控制信号控制，同步存取同一个存储单元区域。每个端口的控制同步存取同一个存储单元区域。每个端口的控制信号功能是相同的，这些控制信号由时钟信号功能是相同的，这些控制信号由时钟CLK、时钟许可时钟许可EN、写许可、写许可WE、置位、置位/复位复位SSR和地址和地址线组成。线组成。v18Kbit的的RAM有多种配置形成，包括单口有多种配置形成，包括单口RAM和双口和双口RAM，以及各种，以及各种v不同的数据字长，包括不同的数据字长，包括8K2bit、4K4bit、1K18bit和和51236bit，以支持各种字长的数字，以支持各种字长的数字系统。系统。8.2.5 嵌入式乘法器嵌入式

15、乘法器 v在在Virtex-II器件中，每列器件中，每列RAM模块的旁边，排列着一模块的旁边，排列着一列列18bit 18bit的嵌入式乘法器模块，乘法器模块的的嵌入式乘法器模块，乘法器模块的数量和数量和RAM模块的数量相同，它们可以和模块的数量相同，它们可以和RAM模块模块组合，也可以独立地使用。组合，也可以独立地使用。v 18bit 18bit嵌入式嵌入式 乘法器采用有符号数乘法器采用有符号数 二位补码乘法算法。二位补码乘法算法。乘法器模块的工作速度，乘法器模块的工作速度，以以XC2V1000-5为例，当为例，当数据由块数据由块RAM输入时，输入时，最高乘法频率为最高乘法频率为88MHz；

16、当数据由寄存器输入时，当数据由寄存器输入时，最高乘法频率可达最高乘法频率可达105MHz。v将乘法器模块适当组合，可以实现更宽位的乘法器。将乘法器模块适当组合，可以实现更宽位的乘法器。设设A2A1和和B2B1是两个是两个2n位二进制数，位二进制数，A2、B2分别是二分别是二数的高数的高n位，位，A1、B1是二数的低是二数的低n位，则：位，则：111212222121212122)(2)()2()2(BAABBABABBAABBAAnnnn由上式可见，利用由上式可见，利用四个四个n位乘法器和位乘法器和若干个若干个2n位加法器位加法器即可实现二个即可实现二个2n位位数的乘法。数的乘法。8.2.6

17、全局时钟多路缓冲器全局时钟多路缓冲器 v Virtex-II 的时钟分布的时钟分布 8.2.7 数字时钟管理器数字时钟管理器DCM v 数字时钟管理器数字时钟管理器DCM提供了大量有效的时钟提供了大量有效的时钟管理功能，包括无扭曲管理功能，包括无扭曲时钟信号生成、频率合时钟信号生成、频率合成和时钟移相。成和时钟移相。DCM使使用全数字延时线，产生用全数字延时线，产生高精度的时钟相位和频高精度的时钟相位和频率控制。率控制。8.2.8 输入输出模块输入输出模块 vVirtex-II的输入输出模块的输入输出模块IOB是高性能的是高性能的IOB，每每4个个IOB连到一个开关矩阵，连到一个开关矩阵，4个

18、个IOB分成分成2组，可以构成组，可以构成4个单端输入个单端输入/输出或者输出或者2个双端差分输入个双端差分输入/输出。输出。单端输入单端输入/输出输出支持支持19种种I/O标标准，双端差分准，双端差分输入输出支持输入输出支持8种种I/O标准。标准。vVirtex-II IOB的逻辑资源的逻辑资源 IOB 触发器的配置方式触发器的配置方式无复位无复位/置位置位同步复位或同步置位同步复位或同步置位同步复位和置位同步复位和置位异步置位或异步复位异步置位或异步复位 异步置位和复位异步置位和复位vIOB中的六个触发器中的六个触发器/锁存器分成三个数据通道，即输锁存器分成三个数据通道，即输入通道、输出通

19、道和三态控制信号通道。在双数据速入通道、输出通道和三态控制信号通道。在双数据速率中，每个通道由两个寄存器构成，寄存器时钟由率中，每个通道由两个寄存器构成，寄存器时钟由DCM产生，并且必须有产生，并且必须有180相位差。相位差。8.3 嵌入式嵌入式RISC处理器软核处理器软核MicroBlaze v8.3.1 嵌入式处理器软核嵌入式处理器软核MicroBlaze概况概况v MicroBlaze是是Xilinx开发的开发的32位位RISC处理器软核，支处理器软核，支持持Spartan III系列和系列和Virtex系列系列FPGA实现系统级芯片。实现系统级芯片。vMicroBlaze采用哈佛结构，

20、指令执行分五段，即取指采用哈佛结构，指令执行分五段，即取指段段IF、译码段、译码段OF、执行段、执行段EX、存储器存取段、存储器存取段MEM、回写段回写段WB。vMicroBlaze的体系结构有五个版本，即的体系结构有五个版本，即V2.10a、V3.00a、V4.00a和和V5.00a，V5.00a按五级流水线组织，按五级流水线组织，其余各版均为三级流水线组织。其余各版均为三级流水线组织。vMicroBlaze的数据采用大端对齐的方式，支持字、半的数据采用大端对齐的方式，支持字、半字和字节三种格式。字和字节三种格式。vMicroBlaze的指令均为的指令均为32位指令，指令集共位指令，指令集共

21、124条，分条，分为为A类指令和类指令和B类指令两类。类指令两类。A类指令有二个源寄存器类指令有二个源寄存器操作码和一个目的寄存器操作码，操作码和一个目的寄存器操作码，B类指令有一个源寄类指令有一个源寄存器操作码、一个目的寄存器操作码和一个存器操作码、一个目的寄存器操作码和一个16位立即位立即数。数。操作码操作码 目的寄存器目的寄存器 源寄存器源寄存器A 源寄存器源寄存器B0 00 6 11 16 21 31MicroBlaze 的的A类指令格式类指令格式操作码操作码 目的寄存器目的寄存器 源寄存器源寄存器A0 00 6 11 16 31MicroBlaze 的的B类指令格式类指令格式8.3.

22、2 嵌入式处理器软核嵌入式处理器软核MicroBlaze的结构的结构 8.3.3 嵌入式处理器软核嵌入式处理器软核MicroBlaze的接口的接口信号信号 vDOPB接口信号接口信号vIOPB接口信号接口信号vDLMB接口信号接口信号vILMB接口信号接口信号vFSL接口信号接口信号v数据侧数据侧Xilinx Cache数据链数据链IXCL接口信号接口信号v指令侧指令侧Xilinx Cache数据链数据链DXCLL接口信号接口信号v内核接口信号内核接口信号 8.4 Virtex-II Pro系列可编程片上系统系列可编程片上系统芯片芯片 v8.4.1 Virtex-II Pro系列系列SOPC的

23、概况的概况 vVirtex-II Pro器件的资源由三部分组成。器件的资源由三部分组成。v一是可编程逻辑资源一是可编程逻辑资源v第二部分是第二部分是PowerPC 405处理器核，这是实现处理器核，这是实现系统级功能所必需的系统级功能所必需的IP硬核。硬核。v第三部分是为了实现高速数据传送而设计的极第三部分是为了实现高速数据传送而设计的极速双向串行传送器。速双向串行传送器。v Virtex-II Pro系列器件的结构系列器件的结构 8.4.2 嵌入式嵌入式PowerPC 405 处理器核处理器核 v1.PowerPC 405处理器的结构处理器的结构 PowerPC 405处理处理器是器是32位

24、位RISC处处理器，采用哈佛理器，采用哈佛结构和五级流水结构和五级流水线操作，最高工线操作，最高工作频率达作频率达300MHz，支持支持IBM的的Core-ConnectTM总线，总线，具有低功耗性能，具有低功耗性能，整个处理器的功耗整个处理器的功耗为为0.9mW/MHz。CPUv中央处理单元中央处理单元CPU vPPC405处理器的中央处理单元采用五级流水处理器的中央处理单元采用五级流水线操作，这五级流水线是取指、译码、执行、线操作，这五级流水线是取指、译码、执行、回写和装入写回（回写和装入写回（load write-back）。）。vCPU由执行单元由执行单元EXU和取指译码单元组成。和取

25、指译码单元组成。v执行单元包含有执行单元包含有32个个32位通用寄存器、算术逻位通用寄存器、算术逻辑运算单元辑运算单元ALU和乘累加单元和乘累加单元MAC，支持乘支持乘累加操作和累加操作和16位带符号数或无符号数的半字乘位带符号数或无符号数的半字乘指令。执行单元中的硬件乘除单元支持整数快指令。执行单元中的硬件乘除单元支持整数快速乘除运算，整数乘法速乘除运算，整数乘法4个周期完成，整数除个周期完成，整数除法法35个周期完成。个周期完成。v取指译码单元发送稳定的指令流到执行单元，取指译码单元发送稳定的指令流到执行单元，所有指令均被译码后传送到执行单元。所有指令均被译码后传送到执行单元。v如果指令执

26、行被中断，则指令排成指令队列。如果指令执行被中断，则指令排成指令队列。指令队列由二个预取指缓冲器和一个译码缓冲指令队列由二个预取指缓冲器和一个译码缓冲器组成，如果预取指缓冲器空，则指令被直接器组成，如果预取指缓冲器空，则指令被直接送到译码缓冲器。送到译码缓冲器。v取指译码单元可以处理二个以下的分支，支持取指译码单元可以处理二个以下的分支，支持静态分支预测。如果在执行前一个分支还未解静态分支预测。如果在执行前一个分支还未解决，则取指译码单元预测该分支的执行，使处决，则取指译码单元预测该分支的执行，使处理器从预测通道专门取一条指令。理器从预测通道专门取一条指令。v v 存储器管理单元存储器管理单元

27、 vPPC405处理器支持处理器支持4GB的寻址空间，存储器管理单元的寻址空间，存储器管理单元MMU提供地址转换和保护功能，以及存储器仲裁。提供地址转换和保护功能，以及存储器仲裁。vPPC405的的MMU采用变页长的方法支持需求分页采用变页长的方法支持需求分页（demand-paged）方式的虚拟存储器管理，使用的页）方式的虚拟存储器管理，使用的页长可以是长可以是1KB、4KB、16KB、64KB、256K、1MB、4MB或或16MB。这种虚拟存储器管理方式可有效地提。这种虚拟存储器管理方式可有效地提高存储器的效率，将高存储器的效率，将TLB的未命中次数降低到最少。的未命中次数降低到最少。vM

28、MU中有三类不同的中有三类不同的TLB，64输入的输入的TLB用于定义一用于定义一个页转换，它是全相关个页转换，它是全相关TLB，任何时刻都能保持任一，任何时刻都能保持任一种页长组合方式的转换。另二个分别是种页长组合方式的转换。另二个分别是4输入指令投影输入指令投影（Instruction Shadow）TLB和和8输入数据投影（输入数据投影（Data Shadow）TLB，这二个，这二个TLB的作用是防止指令存取和的作用是防止指令存取和数据存取时两者的相互影响。数据存取时两者的相互影响。vCache单元单元 vPPC405处理器有一个指令处理器有一个指令Cache单元（单元（ICU）和一个）

29、和一个数据数据Cache单元（单元（DCU），处理器对存储器的访问是），处理器对存储器的访问是通过指令通过指令Cache和数据和数据Cache进行的。进行的。vPP405处理器的指令处理器的指令Cache单元和数据单元和数据Cache单元都是单元都是16KB的的2路组关联结构，按路组关联结构，按8个字（个字（32字节）的字节）的Cache行进行操作。行进行操作。ICU和和DCU都由一个都由一个Cache控制器、一组控制器、一组Cache阵列和一个处理器局部总线阵列和一个处理器局部总线PLB主接口组成。主接口组成。vCache的数据更新按最近最少使用（的数据更新按最近最少使用（LRU）替换策略）

30、替换策略进行，一旦进行，一旦Cache行注满，行注满，Cache控制器就更新最近最控制器就更新最近最少使用的那一行。少使用的那一行。v指令指令Cache单元在每个周期最多可为取指译码单元提供单元在每个周期最多可为取指译码单元提供两条指令两条指令。v数据数据Cache单元可以独立处理单元可以独立处理Load/Store操作和操作和Cache控制指令，也可以动态地重新安排从控制指令，也可以动态地重新安排从PLB总线来的请总线来的请求的优先权，以降低指令执行中断的时间。求的优先权，以降低指令执行中断的时间。v定时器定时器 vPPC405处理器内有一个处理器内有一个64位的时间基准和三个定时器，位的时

31、间基准和三个定时器，时基的时钟可以是时基的时钟可以是CPU的时钟，以与的时钟，以与CPU同步，也可以同步，也可以用外部时钟源。三个定时器的计数与时基同步。这三个用外部时钟源。三个定时器的计数与时基同步。这三个定时器是可编程间歇定时器定时器是可编程间歇定时器PIT（Programmable Interval Timer），固定间歇定时器），固定间歇定时器FIT（Fixed Interval Timer），），以及以及“看门狗看门狗”定时器定时器WDT。v调试单元调试单元 v支持支持ROM Monitor和软件调试的内部调试模式和软件调试的内部调试模式v支持支持JTAG调试的外部调试模式调试的外部

32、调试模式v调试等待模式调试等待模式v实时跟踪模式实时跟踪模式v2PPC405处理器的接口信号处理器的接口信号 vCPU控制控制v复位复位v时钟和电源管理接口时钟和电源管理接口v指令侧处理器局部总线（指令侧处理器局部总线（ISPLB）接口）接口v数据侧处理器局部总线（数据侧处理器局部总线（DSPLB）接口）接口 vDCR总线接口总线接口v外部中断接口信号外部中断接口信号 vJTAG接口信号接口信号 v调试接口信号调试接口信号 v跟踪接口信号跟踪接口信号 8.4.3 极速双向串行传送器极速双向串行传送器 v极速双向串行传送器是极速双向串行传送器是Xilinx公司在公司在2001年首次提出的年首次提

33、出的一种数据传输技术，一种数据传输技术，2001.11发布了极速双向串行传送发布了极速双向串行传送器的第一个版本，经不断修改和完善，到器的第一个版本，经不断修改和完善，到2004年年12月月发布了发布了V.2.5版，在版，在Virtex II Pro系列器件上首先应用，系列器件上首先应用，用于总线之间或子系统之间的高速数据传送。用于总线之间或子系统之间的高速数据传送。v2005年年3月，在极速双向串行传送器基础上，月，在极速双向串行传送器基础上，Xilinx公公司又提出了极速多司又提出了极速多G双向串行传送器（双向串行传送器（RocketIO Multi-Gigabit Transceiver

34、），并将其命名为），并将其命名为MGT，其，其传送速率高达传送速率高达6.25Gb/s，该技术在，该技术在Virtex 4-FX系列器系列器件上得到应用。件上得到应用。v极速双向串行传送器是一个全双工串行传送器，整个极速双向串行传送器是一个全双工串行传送器，整个传送器由物理媒体接触传送器由物理媒体接触PMA（Physical Media Attachment）和物理编码子层）和物理编码子层PCS（Physical Coding Sublayer）两部分组成。）两部分组成。vPMA包括包括3.125Gb/s的并串转换器（的并串转换器（serializer）和串并转换器（和串并转换器（deseri

35、alizer）、发送（）、发送（TX）/接收（接收（RX）缓冲器、时钟发生器和时钟恢复）缓冲器、时钟发生器和时钟恢复电路等组成。电路等组成。vPCS包括可旁路的包括可旁路的8bit/10bit编码器和解码器、编码器和解码器、弹性缓冲器以及循环冗余码（弹性缓冲器以及循环冗余码（CRC）检验单元）检验单元等组成。等组成。v发送器由发送器由CRC发生单元、发生单元、8bit/10bit编码器、发编码器、发送送FIFO、输出极性控制器、并串转换器和发、输出极性控制器、并串转换器和发送缓冲器等部件构成。送缓冲器等部件构成。v接收器由接收缓冲器、串并转换器、分段符检接收器由接收缓冲器、串并转换器、分段符检

36、测重组逻辑、可旁路测重组逻辑、可旁路8bit/10bit解码器、解码器、CRC校校验和弹性接收缓冲器等部件组成。验和弹性接收缓冲器等部件组成。v极速双向串行传送器核的接收缓冲器和发送缓极速双向串行传送器核的接收缓冲器和发送缓冲器都采用双极性的差分电路，如图所示。输冲器都采用双极性的差分电路，如图所示。输出驱动电路是电流模差分驱动器出驱动电路是电流模差分驱动器,终端电阻终端电阻50/75可选。在需要更高的数据传送速率应用可选。在需要更高的数据传送速率应用场合，可以把多个传送器组合成并行方式，这场合，可以把多个传送器组合成并行方式，这种方法称为通道结合（种方法称为通道结合（channel bonding）。）。差分输出的电流模驱动电路差分输出的电流模驱动电路 v极速双向串行传送器核与极速双向串行传送器核与FPGA通过组织通过组织接口（接口（Fabric Interface）连接。）连接。