硬件课程设计报告

上传人:lis****211 文档编号:128982045 上传时间:2022-08-02 格式:DOCX 页数:8 大小:219.78KB
收藏 版权申诉 举报 下载
硬件课程设计报告_第1页
第1页 / 共8页
硬件课程设计报告_第2页
第2页 / 共8页
硬件课程设计报告_第3页
第3页 / 共8页
资源描述:

《硬件课程设计报告》由会员分享,可在线阅读,更多相关《硬件课程设计报告(8页珍藏版)》请在装配图网上搜索。

1、硬件课程设计报告姓名:学院:计算机科学与技术专业:网络工程时间:2010年12月17日题目:基于RISC处理器结构的模型机一、设计目的随着计算机技术要求的不断发展,为增强计算机系统的功能,简化编译器的工作量,更好的 改善计算机的性能,减少系统的辅助开销,提高计算机的运行速度和效率,计算机结构设计 者一直在致力研究为系统结构提供更好的硬件支持。设计RISC及其一般遵循以下原则:1、确定指令系统时,选取使用频率最高的一些简单指令,以及很有用但不复杂的指令。2、指令长度固定,指令格式限制在1-2种之内,大大减少指令系统的寻址方式,一般不超 过2种。3、大部分指令在一个及其周期内完成。4、只有取、存指

2、令可以访问存储器,其他指令的操作一律在寄存器间进行,大大增加寄存 器的数量。5、一硬布线控制为主,很少户不用微程序控制。6、特别重视编译优化工作,支持高级语言的实现。二、设计内容与要求1、选用使用频率比较高的五条基本指令:MOV ADD STORE LOAD JMP,成功执行后添加 一条指令,如:SUB。2、寻址方式采用寄存器寻址级直接寻址两种方式。3、指令格式采用单字长级双字长两种格式。4、设计不采用微程序,在CPLD中设计控制逻辑。操作码RSRD单字长指令格式:双字长指令格式:操作码RSRDADDR其中RS RD为不同状态,则选中不同的寄存器:RS 或 RD寄存器00R001R110R21

3、1AC指令系统如下:MOV RS, RDADD RS,RDJMP RSLOAD ADDR ,RDSTORE RS,ADDRMOV ADD JMP三条指令为单周期执行完成,STORE LOAD两条指令为两周期执行完成, ADDR为存或取数的直接地址。第一及其周期完成取操作码、作标记;第二机器周期完成 取直接地址并完成取数或存数。5、CPLD芯片设计顶层模块电路图(top.sch)7574737270696876757473AAAAJ* JWR(35)CPLDLDAR(33)LD(32)PC_B(28)LDPC(26)。I7I6I5I4I3I2HI0T4T3T2T1PLD LORD LDR1 LD

4、R2 RD_B rCb R2_B LDPC LDIR LDAC LDDR ALU_B PCB LD LDARCLR CS WRI67AD7 -ADOEXT BUSLDARLOADR7PC_BI LDPCBOADDRESS UNIT(N7(75)IIN&68)LDIR(47)S3(IO)Cii(5)ALU_B(45) LDAC(40) LDDR(4|)0。0I7 I oLDIR INS UNTTS3Jn唱ALU_B AUJ3 |LDDRIB0LDDR2ALU UNITLDR2(13)LDRI(12)LDRO(ll)R2_B(17)R1_B(I6)RO-B(I5)00。 。00R2RIR0BBBL

5、DLDLD_ _B7 i lBOREG UNITTl(83)T2(82)T3(81)T480)TSITS2TS3TS4STATE UNITCE5 MAIN MEM IW/RIA 7 AO DOOtlII-oo404?45283211121315161?2647-|87Zw-i6T:H23SIGNAL UNTTW/RUNIT三、设计原理目前在RISC处理机中主要采用如下的技术:1、延时转移技术在RISC处理机中,指令一般采用流水线方式工作。取指令和执行指令并行运行。如果取指 令和执行指令需要一个周期,那么,在正当情况之下,每个周期就能执行完一条指令。人后, 在遇到转移指令时,流水就有可能断流。由

6、于转移的目的地址要在指令执行完后才能产生, 这是下一条指令已经取出来了,因此,必须把取出来的指令作废,并按照转移地址重新取出 正确的指令。为解决上述问题,可以使比一期自动调整指令序列,在转移地址后插入一条有 效的指令,而转移指令好像被延迟执行了,这种技术成为延迟转移技术。2、重叠寄存器窗口技术由于RISC程序中有很多的CALL和RETURN指令,因而在执行CALL指令时,必须保存 现场,另外,还要把执行子程序的参数从主程序中传输出去,在执行RETURN指令时,要 把保存的结果传输加主程序。为了尽量减少访问存储器的次数,在RISC处理机中采用重叠 寄存器宣传品技术。3、硬连实现为主,微程序固件为

7、辅主要采用硬联逻辑来实现指令系统,对于那些必须的少量的复杂指令,可以采用微程序实现。 微程序便于实现复杂指令,便于修改指令系统,增强了机器的灵活性和适应性,但执行速度 低。4、强调优化编译系统设计编译器必须努力优化寄存器的分配和使用,提高寄存器的使用效率,减少访问存储器的次数, 为了使RISC处理机中的流水线高效率的工作,尽量不断流,编译器不必分析所放弃的数据 流和控制流,当发现有可能断流时,要调整指令序列,对有些可以通过流量重新命名来消除 数据相关的,要尽量消除,这样,可以提高流水线的执行效率,缩短程序的执行时间。四、设计结果及分析1、指令执行流程( 启动)PCAR口RAM-* R1T3pc

8、+ 跆RA&-r-2、RISC数据通路RISC处理器3、ABEL程序的基本格式Module模块名/模块开始title标题说明Declarations说明部分器件名device 器件的工业标号;低层模块名INTERFACE (输入一输出);例化名 FUNCTIONL_ BLOCK低层模块名;信号名,信号名pin 引脚号,引脚号istype 属性;信号名,信号名node istype属性;常量说明语句;集合的定义;宏定义语句;逻辑关系描述部分Equations/逻辑方程truth-table(输入变量一 输出变量)真值表;state-diagram(状态变量)状态图描述;test-vectors(

9、输入变量一输出变量)测试向量表;测试向量部分end模块名模块结束MODULE低层模块名4、PLD的ABEL程序MODULE PLDT1,T2,T3,T4 PIN ;I7,I6,I5,I4,I3,I2,I1,I0 PIN ;PC_B, ALU_B ,CS,WR PIN ;LD,LDAR,LDAC,LDIR,LDPC PIN ;CLR, R0_B,R1_B,R2_B PIN ;LDDR, LDR0,LDR1,LDR2 PIN ;MOV,ADD,JMP,LOAD,STA NODE ISTYPE COM;RS_B, LDRi NODE ;F NODE ISTYPE REG;EQUATIONSMOV=!

10、I6&!I5&!I4;ADD=!I6&!I5&I4;JMP=!I6&I5&!I4;LOAD=!I6&I5&I4;STA=I6&!I5&!I4;F.AR=CLR;F.CLK=!(LOAD#STA)&T4);F:=!F.FB;PC_B=(!T1&!(LOAD&T3)&!(STA&T3)#F;CS=(!T2&!F)#(!T1&!(T2&LOAD)&!(T3&STA)&F);LDIR=T3&!F;LDPC=!T2&!(JMP&T3);LDDR=(!ADD&T4);ALU_B=!(ADD&T4);WR=!(T3&STA&F);LD=!(JMP&(T3#T4)#F;LDAR=T2#LOAD&T4&!F#S

11、TA&T4&!F;RS_B=(!(MOV&T3)&!(ADD&T3)&!(JMP&(T4#T3)&!F)#(!(STA&T3)&F);LDRi=(!(MOV&T3)&!(ADD&T4)#F)&(!(LOAD&T2)#!F);R0_B=RS_B#I3#I2;R1_B=RS_B#I3#!I2;R2_B=RS_B#!I3#I2;LDAC=LDRi#!I1#!I0;LDR0=LDRi#I1#I0;LDR1=LDRi#I1#!I0;LDR2=LDRi#!I1#I0;END5、操作步骤(1)在ispDesignEXPERT系统中建立RISC设计项目,包括顶层模块原理图(top.sch), PLD 子模块程

12、序,经编译,将生成的JED文件下载至CPLD芯片ispLSI1032中。ispEXPERT使用提示a、建立新设计项目选 FileNew project 一命名b、选择器件在 source in project 表中双击器件名一选择 1K、1032、60、84PLCCc、添加源文件选中器件一 选 SOURCE 的 NEW选 AEL_HDL 或 chematicd、编译、仿真选中源文件一 双击右边的Compile logic 一选中测试向量文件一 双击Compile Test Vectors 一 双击 Functional Smulation 单击“! ”(2) 按所给的接线图连接线路。(3) 用

13、所设计的指令系统,编写一段机器指令程序。(4) 运行CMPP20进行联机,进入软件界面,将上述程序装载到实验系统的RAM中。(5) 装载机器指令后,选择RISC通路图,按相应功能键即可联机运行、监控、调试程序。(6) 修改顶层模块电路图(top.sch),添加一条指令SUB。修改后图如下:4:J.-D : 17171717171616IN l FW1662CLRPLDLORD LQR1 LDRS RD P R1_B R2_B Lopr LOIR LUAC LDDR ALLLB PC B 匚口 LDAR CSI37EER为I?_ _.iw-E5IEI7D-E6、测试程序$P0030LOAD 40,R0 40-R0$P0140$P0203MOV RO,Ac R0-Ac$P0310ADD Ac,R0 R0+Ac-R0$P0440STORE RO,0A R0-0A$P050A$P0630LOAD 41,R0 41-R0$P0741$P0820JMP R0 R0-PC$P4034$P4100五、对这个设计题目的评价该实验连线较复杂,需要仔细与耐心,首次使用ABEL语言、ispEXPERT软件,能使 学生对ABEL语言有一定了解,并熟悉ispEXPERT软件的应用,对进一步学习起到启蒙作 用。

展开阅读全文
温馨提示:
1: 本站所有资源如无特殊说明,都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
2: 本站的文档不包含任何第三方提供的附件图纸等,如果需要附件,请联系上传者。文件的所有权益归上传用户所有。
3.本站RAR压缩包中若带图纸,网页内容里面会有图纸预览,若没有图纸预览就没有图纸。
4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
5. 装配图网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对用户上传分享的文档内容本身不做任何修改或编辑,并不能对任何下载内容负责。
6. 下载文件中如有侵权或不适当内容,请与我们联系,我们立即纠正。
7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
关于我们 - 网站声明 - 网站地图 - 资源地图 - 友情链接 - 网站客服 - 联系我们

copyright@ 2023-2025  zhuangpeitu.com 装配图网版权所有   联系电话:18123376007

备案号:ICP2024067431-1 川公网安备51140202000466号


本站为文档C2C交易模式,即用户上传的文档直接被用户下载,本站只是中间服务平台,本站所有文档下载所得的收益归上传人(含作者)所有。装配图网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对上载内容本身不做任何修改或编辑。若文档所含内容侵犯了您的版权或隐私,请立即通知装配图网,我们立即给予删除!