版图设计实验(共26页)

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1、电子科技大学成都学院实验报告册 课程名称： 集成电路版图设计 姓 名： 学 号： 院 系： 专 业： 教 师： 年 月 日 实验一： LDO的版图设计 一、实验目的：1、掌握并熟练使用Cadence软件。2、学会将版图划分模块并掌握每个模块的功能。 3、掌握版图设计过程中的匹配原则与注意事项。 4、掌握常见dummy器件及其应遵守的规则。5、掌握布局布线的规则。6、掌握并熟练运用DRC和LVS验证方法及解决错误的方法。 二、实验原理和内容： 版图设计本质是将搭建好的电路图更深层的展现，在版图设计里，将是用原理图更直观的展现电路图中的各个元器件的连接，匹配、以及布局等。将版图分成小模块来分别实现

2、会让版图的布局更清晰，让其他人更能直观的了解版图的各个模块的关联，能够减少相应的工作量。 利用Cadence软件的功能搭建电路图，进行DRC检查能够检查并指出我们的版图中存在的连线间隔和连接是否正确；LVS能检查出设计规格错误和版图与原理图是否一致的错误，能够保证我们设计的版图能够真正的实现我们所需要的电路图的功能。三、 实验步骤： 1、打开temilen，进入CSMC所在文件夹路径，输入virtuoso &，回车，打开cadence软件（如图1-1所示）。（图1-1）打开cadence软件2、 进入Cadence软件创建库文件：。点击File菜单，出现下拉菜单，选命令 File-New-Li

3、brary.（如图1-2所示）。 （图1-2）创建库3、在新建的库中添加Cell文件（如图1-3所示）。（图1-3）添加Cell4、进入新建的Cell文件中，添加元器件并修改器件参数，调入Cell中（如图1-4所示）。 （图1-4）添加元器件5、 针对电路图先进行模块化，先画电流镜。 (1).由图1-5-1（a）的电路图知道，这是规格为W=10U,L=8U,M=（1，1）的PMOS电流镜并且他们的S极与背栅相连，1个PMOS的G极与D极连接画出其版图如图1-5-1（b）所示，由于是PMOS所以最后应在GT层画阱。（图1-5-1（a）电流镜1电路图 （图1-5-1（b）电流镜1版图 (2).由图

4、1-5-2（a）所示的电路图知道，这是规格为W=4U,L=8U,M=（2，1，2，1，1）的PMOS电流镜并且他们的S极与背栅相连，前面1个M=2的PMOS的D极与G极相连。画出其版图如图1-5-2（b）所示，由于是PMOS所以最后应在GT层画阱。（图1-5-2（a）电流镜2电路图（图1-5-2（b）电流镜2版图(3) .由图1-5-3（a）所示的电路图知道，这是规格为W=8U,L=4U,M=（1，1）的NMOS电流镜并且他们的S极与背栅相连，前面1个NMOS的D极与G极相连。画出其版图如图1-5-3（b）所示。（图1-5-3（a）电流镜3电路图 （ 图1-5-3（b）电流镜3版图(4) .由

5、图1-5-4（a）所示的电路图知道，除去第三个NMOS，这是规格为W=4U,L=4U,M=（1，1，1）的NMOS电流镜并且他们的S极与背栅相连。画出其版图,如图1-54（b）所示。（图1-5-4（a）电流镜4电路图（图1-5-4（b）电流镜4版图(5).由图1-5-5（a）的电路图知道，这是规格为W=4U,L=8U,M=1;W=10U,L=1U,M=（2，1）的PMOS电流镜并且规格为W=4U,L=8U,M=1的PMOS的S极与背栅相连，D极与G极相连。画出其版图,如图1-5-5（b）所示。 （1-5-5（a）电流镜5电路图（图1-5-5（b）电流镜5版图(5) .由图1-5-6（a）所示的

6、电路图知道，这是规格为W=7U,L=1U,M=（1，1）的NMOS电流镜。画出其版图,如图1-5-6（b）所示。(图1-5-6（a）) 电流镜6电路图 (图1-5-6（b）)电流镜6版图(7).由图1-5-7（a）所示的电路图知道，这是规格为W=10U,L=8U,M=（1，1）的NMOS电流镜。画出其版图,如图1-5-7（b）所示。（图1-5-7（a）电流镜7电路图（图1-5-7（b）电流镜7版图6、 至此，电流镜部分已经画完。下面画差分对管。 这是一个规格为W=9U,L=3U，M=（2，2）的差分对管,如图1-6-1所示。（图1-6-1）差分对管电路图所以要考虑匹配和添加dummy，由于M=

7、（2，2），所以考虑2维共质心对称方法，摆放方式为 ，并加上规格相同的dummy如图1-6-2所示。匹配和dummy相关：1、dummy器件的详细描述:如果周边环境不同，会使工艺中的刻蚀率不同。比如，线宽大，刻蚀率大，刻蚀的快慢会影响电阻等电学参数。例子：尺寸较大的管子被拆成小管子并联时，要在两端的小管子的栅旁加上dummy gate，这样可以保证比较精确的电流匹配，而且这种dummy gate 的宽度可以比实际的栅宽小，各个小管子的gate 最好用metal 联起来，如果用poly 连会引起刻蚀率的偏差。 2、 MOS管的匹配主要有四方面影响因素 栅面积：匹配度与有源区面积（s=w*l）成反

8、比关系 栅氧化层厚度：一般栅氧化层的管子匹配度较高 沟道长度调制：管子的不匹配与Vgs的不匹配成正比与沟道长度成反比。 方向：沿晶体管不同轴向制作的管子的迁移率不同，这就影响管子跨导的匹配度，把需要匹配的管子放在一个cell 中，避免因旋转cell 而产生方向不一致。3、主要单元电路的匹配差分对管位置和连线长短都要对称，能合为一条线的连线就要合。差分对主要使Vgs匹配，而电流镜主要使ID匹配。4、MOS管匹配的几点主要事项：（1） 接触孔，metal走线不要放在有源区内，如果metal一定要跨过有源区的话应加入dummy走线。（2） 最好把匹配管放在远离深扩散边缘的地方，至少两倍结深，N-we

9、ll属深扩散，pmos 要放在阱内距阱边较远处。（3） 尽量使用nmos管来做匹配管，因为nmos 管比pmos 管更易达到匹配。（4） 为避免由梯度引起的mismatch，采用common-centroid layout 同心结构，且尽量紧密，差分对采用cross-coupled pairs（交叉耦合）结构。（5） 匹配器件要远离功率器件摆放，功率大于50mw就属于功率器件。5、电流成比例的MOS管，应使电流方向一致，版图中晶体管方向相同。6、配置dummy器件，使版图周围环境一致，结构更加对称。7、在处理匹配性要求高的对管时，采用交叉对称的结构比较好。（图1-6-2）差分对管版图7、 现在

10、画M=6,W=9U,L=9U的NMOS他们的S极,背栅,D极相连，如图1-7所示。（图1-7-1）M=6的NMOS电路图（图1-7-2）M=6的NMOS版图8、现在画前面的NMOS：M=1,W=5U,L=4U，G极与D极相连，S极与背栅连接如图1-8所示。（图1-8-1）NMOS电路图（图1-8-2）NMOS电路图9、将画好的每一个cell进行设计规格检查即是DRC检查。 进行DRC检查之前要先导出 .gds文件，单击file-Export-Stream.选择需要检查的Library-cell，在Stream File 选择GDS文件导出的路径（如图1-9）。（图1-9）GDS文件导出的路径1

11、0、打开DPTM3A.com，修改81,82行为：indisk=XXX.gds;primary=XXX（如图1-10所示）。(图1-10)修改DPTM3A.com11、新打开terminal，切换至/home/layout/CSMC/verify/DRC（即gds导出文件路径）目录下，输入PDRACULA并回车继续输入/g DPTM3A.com-/f 此时会在当前路径生成一个的文件-./ 执行文件（如图1-11所示）。（图1-11）执行12、完成上列步骤之后，回到版图界面，点击launch-Dracula interactive -DRC-setup-输入DRC所在路径后点击ok（如图1-12

12、所示）。（图1-12-1）Dracula interactive（图1-12-2）DRC-setup（图1-12-3）输入DRC所在路径13、此时DRC检查已全部完成，如果此时有DRC error 则说明版图有错误，常见错误有：(1). MET1 LT 0.6 -金属层1与金属层1之间的距离至少应该为0.6um。(2) .WIDTH MET1 LT 0.6 -金属层1至少有0.6 um宽。(3) .POLY LT 0.5 -第一层多晶硅与第一层多晶硅之间的距离至少为0.5um。.对错误进行修改之后必须重新导出GDS文件，并重新进行DRC检查直至无误。14、 所有模块DRC检查完成之后进行总版图

13、绘制。 布局规划如图1-14所示：（图1-14）布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。由于差分对管较大且为矩形故而放置中心位置，再将较长的电流镜置于上方，左上方再放置一个矩形的电流镜，将200K的电阻分为前面2个电流镜的长度后再在版图上面放置其他元件和模块并布线。布线需注意： 电源线，地线，信号线的布线1、不同电路的电源线和地

14、线之间会有一些噪声影响。模拟电路和数字电路的电源和地，还有一些敏感电路的电源线和地线都需要把它们保护起来，保证它们不相互影响。2、模拟电路和数字电路的gnd要分开。3、电源线，地线上尽量多打孔，以保证Nwell的良好接触和p型衬底良好接地。4、信号线的布线：如果两条信号线的走向平行，平行线间的寄生电容会把两个信号耦合，产生噪声。15、当总版图DRC按照上述方法检查无误之后进行电路图的搭建（详见实验2），利用原理图生成网表，用来进行LVS检查。对于LVS检查，网表是必不可少的，点击File-Export-CDL.，会出现对话框选择自己的库Library.Browser-LDO-dianlusch

15、ematic,将output File中的名字改为：dianlu.cdl，在Run Directory中添加路径/home/layout/CSMC/LVS。单击“OK”,在LVS文件夹下生成带隙基准电压源的网表文件dianlu.cdl。16、导出GDS文件 file-export-stream，点击library browser，选择要导出的版图，填入正确的路径。 （如步骤6）17、修改验证文件 回到LVS目录下，打开DPTM3A.lvs，修改66，67行为： indisk=XXX.gds primary=XXX并在70行行首加“;”注释掉或直接删除整行。18、重新打开一个terminal进入

16、LVS目录下，输入大写的LOGLVS并回车 -cir filename.cdl -con 电路原理图顶层文件名 -x（退出）。19、在terminal中输入PDRACULA -/g DPTM3A.lvs -/f 此时会在当前路径生成一个的文件-./ 执行文件（如图1-19所示）。(图1-19)执行20、回到版图界面，lauch -Dracula interactive -LVS-setup-输入LVS所在路径后点击ok（如图1-20所示）。（图1-20）输入LVS所在路径21、如版图有误（View LVS）则需要修改。查看LVS错误报告，点击菜单栏下的LVS下的第二个show(如图1-21所示

17、)。（图1-21）查看LVS错误报告22、 在错误报告中应先修改WARNING之下的输入输出电源和地的部分（WARNING之上为正确，之下为错误），其次再看标号是否在TEXT层（由于在按L打标号时选择的文本层，当打到版图上面时会自动变为当前选中的层）及标号的+是否正确。23、 上面的错误改完后在看错误，DISCREPANCDNS中左电路右版图。一般错误为尺寸不匹配，节点错误（少连或多连或短路），线路短路，电阻阻值不匹配等。24、修改完成后再次导出GDS文件重新进行LVS检查，直至无误（如图1-22所示）。（图1-22）View LVS四、 实验数据和结果：1.最后的成品版图： 2. LVS.L

18、VS文档：* */N* DRACULA (REV. IC6.1.5.06-2012 / LINUX /GENDATE: 4-JUN/2012 ) * ( Copyright 2012, Cadence ) * */N* EXEC TIME = 19:35:22 DATE = 26-DEC-2012 HOSTNAME = IC2 * INDISK PRIMARY CELL : ldo * LVSNET SUMMARY REPORT * WEFFECT VALUE= 0. * REDUCE (LAYOUT) SUMMARY REPORT * * STATISTICS BEFORE REDUCE *

19、 MOS BJT RES DIODE CAP UND BOX CELL LDD 35 0 30 0 0 0 0 0 0 OPTION TO SMASH SERIES RESISTORS (SAME SUBTYPES) IS - ON OPTION TO SMASH SERIES CAPCITORS IS - OFF OPTION TO SMASH PARALLEL DEVICES IS - ON OPTION TO CONSTRUCT MOS PARALLEL/SERIES STRUCTURES IS - ON OPTION TO SMASH PSEUDO PARALLEL DEVICES I

20、S - ON OPTION TO FORM CMOS GATES IS - ON OPTION TO EXTRACT SUBSTRATE NODES OF GATES IS - OFF OPTION TO FORM DRAMS IS - OFF OPTION TO FORM SRAMS IS - OFF * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 12 0 1 3 0 0 0 0 0 PUPI SDW PDW SUP PUP AND OR AOI NAND 0 1 0 2 0 0 0 0 0 NOR

21、OAI UND BOX CELL LDD SMID PMID MOSCAP 0 0 0 0 0 0 0 0 1 DRAM SRAM 0 0 * REDUCE (SCHEMATIC) SUMMARY REPORT * * STATISTICS BEFORE REDUCE * MOS BJT RES DIODE CAP UND BOX CELL LDD 25 0 1 0 0 0 0 0 0 * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 12 0 1 3 0 0 0 0 0 PUPI SDW PDW SUP

22、PUP AND OR AOI NAND 0 1 0 2 0 0 0 0 0 NOR OAI UND BOX CELL LDD SMID PMID MOSCAP 0 0 0 0 0 0 0 0 1 DRAM SRAM 0 0 * LVS REPORT * DATE : 26-DEC-2012 TIME : 19:35:45 PRINTLINE = 1000 WPERCENT(MOS) = 1.000 % LPERCENT(MOS) = 1.000 % BJT EMITTER AREA CHECK: EMAPER= 2.000 % CAPACITOR VALUE CHECK: CVPER= 2.0

23、00 % RESISTOR VALUE CHECK: RVPER= 2.000 % DIODE AREA CHECK: DAPER= 2.000 % /*W : SCH. PAD VDD! MATCHED TO LAY. PAD VDD BY PADTYPE /*W : SCH. PAD VSS! MATCHED TO LAY. PAD VSS BY PADTYPE1 * * CORRESPONDENCE NODE PAIRS * * SCHEMATICS LAYOUT PAD TYPE VDD! 1 VDD 10 P VSS! 2 VSS 11 G IB_OTS 3 IB_OTS 5 I L

24、193 4 L193 16 I OSC_REF 5 OSC_REF 1 O *TOTAL = 5* NUMBER OF VALID CORRESPONDENCE NODE PAIRS = 31 * * LVS DEVICE MATCH SUMMARY * * NUMBER OF UN-MATCHED SCHEMATICS DEVICES = 0 NUMBER OF UN-MATCHED LAYOUT DEVICES = 0 NUMBER OF MATCHED SCHEMATICS DEVICES = 20 NUMBER OF MATCHED LAYOUT DEVICES = 201 * * D

25、ISCREPANCY POINTS LISTING * * NO DISCREPANCIES * * DEVICE MATCHING SUMMARY BY TYPE * * TYPE SUB-TYPE TOTAL DEVICE UN-MATCHED DEVICE SCH. LAY. SCH. LAY. MOS NN 13 13 0 0 MOS NP 12 12 0 0 RES RH 1 1 0 01 * * LVS SUMMARY (REPEATED) * * * * LVS DEVICE MATCH SUMMARY * * NUMBER OF UN-MATCHED SCHEMATICS DE

26、VICES = 0 NUMBER OF UN-MATCHED LAYOUT DEVICES = 0 NUMBER OF MATCHED SCHEMATICS DEVICES = 20 NUMBER OF MATCHED LAYOUT DEVICES = 20 * * DEVICE MATCHING SUMMARY BY TYPE * * TYPE SUB-TYPE TOTAL DEVICE UN-MATCHED DEVICE SCH. LAY. SCH. LAY. MOS NN 13 13 0 0 MOS NP 12 12 0 0 RES RH 1 1 0 0 * */L* - SCHEMAT

27、IC AND LAYOUT MATCH * *五、 实验总结：1、 版图设计是一件考验耐心和细心的工作，最主要的是心态保持平和轻松，切忌烦躁。即使时间紧迫，也不能抱着得过且过的心态，一定要尽量做到最优。除此之外，还需要很强的韧性。如果看到DRC和LVS出来远在预料之外的错误个数也不能崩溃。其实可能都是一个问题造成的，冷下心来，对照版图与原理图还有错误报告慢慢分析，仔细查找原因。逐一改过来就可以啦！2、常见DRC错误：常见错误有：MET1 LT 0.6 -金属层1与金属层1之间的距离至少应该为0.6um。WIDTH MET1 LT 0.6 -金属层1至少有0.6 um宽。POLY LT 0.5

28、-第一层多晶硅与第一层多晶硅之间的距离至少为0.5um。3、在LVS错误报告中应先修改WARNING之下的输入输出电源和地的部分(WARNING 之上为正确之下错误)，将电源、地、输入、输出的错改完了后再改后面的错误（左边是原理图对应右边的版图）。4、在利用快捷键L为线路打标号时在对话框中选择了他所在的层后，加到版图界面却是当前选中的层，因此很易出现标号不是文本层的错误。另外打标号时+一定要对应金属上。5、所有的输入、输出、GND和电源要在版图上用1根线连接起来。6、电路原理图一定正确，不能有尺寸错误或少连、连错等错误。7、通过学习，掌握并熟练使用Cadence，知道了dummy、匹配及布线的

29、规则，并熟练运用DRC和LVS验证方法及解决错误的方法。 实验二： LDO原理图搭建 一、实验目的：1. 学会使用Cadence软件搭建基本的电路图。2. 能够掌握电路图搭建过程中工艺库的添加。3. 熟练掌握元器件的添加，摆放，连接，检验，修改等。4. 掌握电路图连接过程中基本的快捷操作和指令。5. 掌握网表文件的生成以及作用。二、 实验原理和内容：1.电路图的基本原理是调用Cadence软件中添加的模拟库和虚拟库中的元器件进行电路原理图的搭建。2.由搭建好的电路图生成的网表文件将用于版图设计中的LVS验证。三、实验步骤：1.打开Cadence软件，创建库和cell。点击File菜单，出现下拉

30、菜单，选命令 File-New-Library.（由于方便就直接在LDO这个Library中添加Cell），在Library Manager,选File-New-Cellview. 输入Cell name后在Tool的文本框输入第一个选项即Composer-Schematic,则会在View Name 自动出现Schematic。设置完成后点击OK出现电路图编辑窗口。2.添加器件，选择命令Add-Instance.或选择图标Instance,出现Add Instance对话框。按键I是Add Instance的快捷键，如图2-2所示。（图2-2）Add Instance3.连线，Add-Wir

31、e或使用快捷键W连线。连线要注意器件的电极连接点为红色方块，当指针靠近某一个电极连接点时，会出现一个黄色菱形包围电极的接点，如果要与这个电极连接，无论是线的起点或终点光标都应该进入红色的电极接点。4.添加电源和地的符号。电源Vdd和地Vss在AnalogLib中选择调用，然后进行连线。 5.添加终端，Add-Pin.或快捷键P。出现“Add Pin”的对话框。如图2-3所示。输入管脚的名字并注意其方向。（图2-3）Add Pin 6.当原理图画完后，进行检查，如图2-4所示。这里的检查主要是针对电路图的连接关系：连线或管脚悬空，总线与单线连接出错等如有错误或警告出现，在“Schematic C

32、heck”中将会显示出错原因，可以根据它进行纠错。（图2-4）纠错由于电路原理图是检查LVS的前提，所以一定确保原理图不出错，仔细查看各个器件的连接，尺寸是否正确。 7.电路原理图完成之后就要导出电路网表，点击File-Export-CDL.，会出现对话框选择自己的库Library.Browser-LDO-XXXschematic,将output File中的名字改为：XXX.cdl，在Run Directory中添加路径/home/layout/CSMC/LVS。单击“OK”,在LVS文件夹下生成带隙基准电压源的网表文件XXX.cdl。如对原理图进行了改动，则必须重新导出网表文件。（本实验网

33、表名为：dianlu.cdl）五、 实验数据和结果：1. CDL:* auCdl Netlist:* * Library Name: LDO* Top Cell Name: dianlu* View Name: schematic* Netlisted on: Dec 26 18:10:00 2012*.BIPOLAR*.RESI = 2000 *.RESVAL*.CAPVAL*.DIOPERI*.DIOAREA*.EQUATION*.SCALE METER*.MEGA.PARAM*.GLOBAL vdd!+ vss!*.PIN vdd!*+ vss!* Library Name: LDO*

34、Cell Name: dianlu* View Name: schematic*.SUBCKT dianlu IB_OTS L193 OSC_REF*.PININFO IB_OTS:I L193:I OSC_REF:OMM26 vdd! net33 OSC_REF vss! NN W=9u L=1u M=1MM25 vss! net33 vss! vss! NN W=9u L=9u M=6MM24 net40 net26 vss! vss! NN W=10u L=8u M=1MM23 net42 net26 vss! vss! NN W=10u L=8u M=1MM20 net26 net19

35、 net40 vss! NN W=7u L=1u M=1MM19 net33 net19 net42 vss! NN W=7u L=1u M=1MM6 net13 net19 net53 vss! NN W=6.5u L=1.3u M=1MM5 net19 net19 vss! vss! NN W=5u L=4u M=1MM4 net22 net13 vss! vss! NN W=4u L=4u M=1MM3 net53 net13 vss! vss! NN W=4u L=4u M=1MM2 net23 net13 vss! vss! NN W=4u L=4u M=1MM1 IB_OTS IB

36、_OTS vss! vss! NN W=8u L=4u M=1MM0 net11 IB_OTS vss! vss! NN W=8u L=4u M=1MM29 net26 net22 net52 vdd! NP W=10u L=1u M=2MM21 net33 net22 net51 vdd! NP W=10u L=1u M=1MM27 net40 L193 net24 vdd! NP W=9u L=3u M=2MM28 net42 OSC_REF net24 vdd! NP W=9u L=3u M=2MM14 net51 net23 vdd! vdd! NP W=4u L=8u M=1MM13

37、 net52 net23 vdd! vdd! NP W=4u L=8u M=1MM12 net24 net23 vdd! vdd! NP W=4u L=8u M=2MM11 net22 net22 vdd! vdd! NP W=4u L=8u M=1MM10 net23 net23 vdd! vdd! NP W=4u L=8u M=2MM9 net19 net23 vdd! vdd! NP W=4u L=8u M=1MM8 net11 net11 vdd! vdd! NP W=10u L=8u M=1MM7 net13 net11 vdd! vdd! NP W=10u L=8u M=1RR0 OSC_REF vss! 200K $RH.ENDS2. 搭完电路的总电路图截图：五、 实验总结：1、了解集成电路版图设计相关的软件及其在版图设计的运用。2、学习Cadence软件的电路原理图搭建，能熟练并正确、快速的完成电路原理图的搭建。3、电路原理图是版图进行LVS检查的前提，所以是必不可少的，绝对不能出错的。4、连线要注意器件的电极连接点为红色方块，当指针靠近某一个电极连接点时，会出现一个黄色菱形包围电极的接点，如果要与这个电极连接，无论是线的起点或终点光标都应该进入红色的电极接点。