CADENCE原理图与PCB设计说明

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1、 目录 CADENCE原理图与PCB设计说明（第1版） 内部资料请勿外传 - 95 - 目录目 录序 言1第一章 系统简介21.1系统组成21.1.1库21.1.2原理图输入21.1.3设计转换和修改管理21.1.4物理设计与加工数据的生成31.1.5高速PCB规划设计环境31.2Cadence设计流程3第二章 Cadence安装42.1安装步骤42.2 LICENSE设置72.3 库映射72.4 修改cds.lib文件，设置原理图库：82.5 编辑ENV文件，设置PCB库：9第三章 CADENCE库管理113.1 中兴EDA库管理系统113.2 CADENCE库结构133.2.1 原理图（C

2、oncept HDL）库结构：133.2.2 PCB库结构：13第四章 项目管理器154.1 项目管理的概念154.2 创建或打开一个项目154.3 原理图库的添加：164.4 填写设计（Design）名称174.5 增加新的Design(设计)184.6 项目的目录结构18第五章原理图设计205.1 图纸版面设置205.1.1 图纸统一格式设置205.1.2 栅格设置225.2 Concept-HDL的启动235.3 添加元件245.3.1 逻辑方式添加器件245.3.2 物理方式添加器件255.4画线265.4.1Draw方式265.4.2Route方式275.5 添加信号名275.6 画

3、总线285.7 信号名命名规则295.8 元件位号315.8.1元件位号手工标注315.8.2元件位号的自动标注325.8.3 元件位号的自动排序335.9 Cadence属性345.10 组操作365.10.1 组定义:365.10.2 组命名365.10.3 组操作375.11 常用命令385.11.1 常用的快捷键385.11.2 检查连接关系395.11.3 点画命令395.11.4 查找元件和网络395.11.5两个不同网络名的网络连接的方法405.11.6 错误检查405.11.7 检查Cadence原理图单个网络名405.11.8 对隐藏了电源和地腿的器件定义电源和地信号415.

4、12 增加新的原理图页415.13 原理图多页面操作425.14 信号的页区位置交叉标注 （Cross Reference）425.14.1 信号的页区位置交叉标注 （Cross Reference）的作用425.14.2 交叉标注需注意的几点：435.14.3 信号的交叉标注 （Cross Refrence）的方法435.14.4 层次设计中出模块信号的交叉标注435.14.5 出页信号的交叉标注的要求445.15 在不同的project下实现原理图拷贝445.16 打印图纸475.17 自动生成料单485.18 原理图归档505.19 原理图评审51第六章 从原理图到PCB526.1 从原

5、理图到PCB的实现526.1.1 原理图到PCB的转换过程：52第七章 PCB设计557.1 导入数据557.2 Allegro用户界面557.2.1 控制面板的作用567.2.2工具栏的显示577.3 Layout准备587.3.1 创建PCB图的物理外形587.3.1.2 在Allegro界面下创建板外框：617.3.2 设置板图尺寸参数627.3.3 设置版图的栅格值：637.3.4 设置板图选项637.3.5 设置PCB板的叠层647.3.6 设置约束条件657.3.6.1 设置板的缺省间距：657.3.6.2 设置扩展的距离规则667.3.6.3 设置扩展的物理规则697.3.6.4

6、编辑属性697.3.7 可视性和颜色设置707.4 PCB布局707.5 PCB布线：737.6 添加过孔和替换过孔747.6.1 添加过孔747.6.2 替换过孔757.7 优化走线767.8 覆铜处理777.8.1 阴版覆铜777.8.2 阳版覆铜787.9 分割电源平面807.10 位号标注837.11 加测试点837.12 DRC检查837.13 生成报告文件847.14 VALOR检查857.15 生成光绘文件和钻孔文件857.15.1 生成光圈文件（art-aper.txt），即D码表857.15.2 生成钻孔文件867.15.3 生成光绘文件867.15.3.1 在Artwork

7、中加入所需的层867.15.3.2 生成光绘文件907.16 PCB评审93第八章 公司的PCB设计规范94 序 言序 言 Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。本篇设计说明针对硬件开发人员需要使用的原理图及PCB设计进行全面的阐述，是一个入门级的教材。通过这篇设计说明旨在让新进员工能掌握CADENCE的基本使用方法，能独立进行原理图及PCB的设计，并对公司的PCB流程有全面的了解。 第一章 系统简介第一章 系统简介1.1 系统组成Cadence软件是一个功能强大的系统工具，包括很多功能模块，如原理图输入；数字、模拟及混合电路仿真；FPGA可编程逻

8、辑器件设计；自动布局、布线；印刷电路板图及生产制造数据输出；MCM电路版图设计；以及针对高速PCB板MCM电路的信号完整性分析等，从前到后提供了完整的输入、分析、版图编辑和制造的全线EDA辅助设计工具。我们这里只说明与原理图及PCB设计有关的内容，对于其它功能，可以以后学习和提高。Cadence板级设计范畴，主要由以下几部份组成：1.1.1 库所有的EDA软件都离不开库的支持，库的丰富程度在一定程度上决定着EDA工具的实用性。Cadence板级设计的库按调用它的软件工具可分为四类：原理图库：Concept HDL调用信噪库：SPECCTRAQuest工具调用。逻辑功能库：Verilog XL工

9、具调用物理库：Allegro工具调用。1.1.2 原理图输入在Cadence板级设计中的原理图输入工具为Concept-HDL，它可以灵活高效地将原理图送入计算机，并生成后继工具能够处理的数据。1.1.3 设计转换和修改管理 它实际是原理图与PCB之间的一个纽带，负责将原理图中所表述的器件连接关系及元件封装说明翻译成PCB所能接受的格式，并将PCB信息反馈到原理图中，以保证原理图与PCB的同步。这种由前到后和由后到前的设计数据的转换都是由这一环境完成的。1.1.4 物理设计与加工数据的生成这一环境主要完成PCB图的设计（包括布局、布线）和生成后继制造与加工PCB板所需的各种数据文件。1.1.5

10、 高速PCB规划设计环境在该环境中可以对PCB图进行信号完整性分析等高速仿真，并将分析结果传递到Concept和 Allegro，从不断修改和完善PCB图。这一工具在信号频率较高的PCB设计中尤为有用。1.2 Cadence设计流程Cadence的原理图与PCB设计流程包括Project的生成、库的管理、输入原理图、生成网表、仿真分析、布局、布线和输出生产制造文档。流程如下：1、使用Project Manager建立及管理Project。2、使用Concept HDL输入原理图。3、使用SPECCTRAQuest signal explorer (SigXP)仿真分析并完成预布局。4、设计转换

11、和修改管理5、使用Allegro/SPECCTRA布局、布线。6、使用Allegro生成生产制造文档。下图显示了使用Cadence PCB设计工具创建并完成一个PCB设计的过程： 第二章 Cadence安装第二章 Cadence安装2.1安装步骤查找系统所在的计算机，在安装目录下有DISK1，选SETUP开始安装：按确定：NEXTYES选Network licensing按Next按Next按确定按NEXT按YES按确定选PX3700、VT1000、PX3100（这三个模块就是板级设计模块）。同时可点选 Browse改变目录。然后，按NEXT开始安装。2.2 LICENSE设置因为安装好的Ca

12、dence的LICENSE文件放在服务器上，所以需要将环境变量进行修改：打开控制面板-系统-高级-环境变量-新建按下图填写即可，变量值要根据LICENSE文件所在的位置进行修改：2.3 库映射公司实行统一的EDA库管理，EDA库都放在公司服务器上，当在本机运行Cadence时，需要将服务器上的EDA库映射到本机的虚拟盘上。映射驱动器Z到EDA库所在的文件夹，该文件夹为10.12.18.61zte.lib，要求映射驱动器名要统一为Z。映射后如下图所示：2.4 修改cds.lib文件，设置原理图库： Cadence中的cds.lib文件是一个原理图库索引文件，它是一个文本文件，允许你编辑修改。该文

13、件的每一行都由DEFINE或INCLUDE关键词定义了一个元件库的索引指针，其中DEFINE 定义了一个单一的元件库索引，而INCLUDE则定义了另一个库索引文件(cds.lib)的包含。当安装好Cadence后，为了索引原理图库，需要修改系统的cds.lib文件，进入以下路径：$:CADENCEPSD_14.2SHARECDSSETUP，打开未修改的CDS.LIB如下： 将之编辑如下图，其中“SOFTINCLUDE Z：Conceptlibcds.lib”，表示包含了Z盘Concept目录下的cds.lib，然后通过它进一步引用所提供的所有原理图库。保存退出，原理图库设置完成。2.5 编辑E

14、NV文件，设置PCB库：ENV文件中设置了PCB焊盘和封装库的路径，在$:CADENCEPSD_14.2SHAREPCBTEXT下打开ENV文件进行编辑，将PADPSM路径编辑成如下红色字体所示：保存退出，PCB库设置完成。 第三章 CADENCE库管理第三章 CADENCE库管理3.1 中兴EDA库管理系统公司的EDA库实行统一管理，所有EDA库（包括原理图库、封装库、VPL库、IBIS模型库）都要统一到工艺平台进行管理，通过流程建好的库都统一放在公司服务器上，一般不允许设计人员私自在本机建库。第三章已讲述了怎样将服务器上的库引用到本机的Cadence的设计环境中。所有的EDA库申请、建库、

15、审核等均要通过STEP2000系统来执行。流程如下：（具体流程请参照STEP2000V4.0用户操作手册-工艺管理）。3.2 CADENCE库结构3.2.1 原理图（Concept HDL）库结构：Cadence的每个元件原理图库都用几个文件来描述，就是有多个View，View就是对器件从各个方面进行描述，系统默认的名字有sym_1、entity、chips、part_table等。Sym_1存放的文件用来描述元件符号；entity存放的文件用来描述文件端口的高层语言描述；chips目录的文件是对元件物理封装的说明和层次的描述；Part_table下存放的元件的附加属性，用于构造企业特定元件，

16、建立和企业ERP系统的接口。在Z盘打开一个具体的元件，可看到以下画面，可看出这个元件下就包括了上述的这四个文件：3.2.2 PCB库结构：Cadence的PCB库包括两个部份：焊盘和封装图形库，下图中pads文件夹中放焊盘库，symbols文件夹中放封装图形库，路径由ENV文件指定。因为现在公司实行统一的库管理流程，所以关于怎样建库在这里不作详细说明。 第四章 项目管理器第四章 项目管理器4.1 项目管理的概念项目管理器是对用户的设计进行统一管理以及环境设计的工具，是板级设计工具的整合环境，Cadence板级设计流程都在项目管理器下进行，通过项目管理器中可以方便地进入各个设计环节，如原理图设计

17、、PCB设计、高速仿真等，还可以进行原理图到PCB的转换、设计环境的设置等。4.2 创建或打开一个项目打开Project Manager，然后“Create Design Project”，其中Location下的路径格式为“工作目录产品名称”。（说明：工作目录可以为根目录，也可以为“根目录PSD_Data”，还可以是其它专门存放PSD工程文件的目录。）产品名称格式为“ZX”+“设备简称代号”，其中ZX为公司名称“中兴”汉语拼音字首。设备简称代号不超过四个字符，例如ZXIC。设备升级后可以用Vx.x区分，如ZXIC升级后可以表示为ZXICV2.0。Location下的路径严禁包含任何中文字，否

18、则输出网络表时可能会报告错误。4.3 原理图库的添加：点击“下一步”，进入以下界面进行原理图库的添加，由cds.lib索引的原理图库列出，选出需要的原理图库进行添加：4.4 填写设计（Design）名称添加完原理图库后，再“进一步”，进入原理图设计（Design）界面，如下图所示。Design名称格式为“产品名称_单板名称”。 再点击“下一步”，则生成了一个新的项目。4.5 增加新的Design(设计)如果你的工程包含多个单板，在Project Manager中的Project Setup的Design中输入新的设计（产品名称_单板名称）名称，点击OK，在worklib下即生成一个新的设计文件

19、夹。如图所示，在工程ZXIC中增加设计ZXIC_EAIB，其中ZXIC为产品名称，EAIB为单板名称：在这个界面下，还可以进行Design的选择，通过“Browse”选择将要打开的Design，然后通过Project Manager下的“Design Entry”就可以进入对应的Design。4.6 项目的目录结构Cadence的板级设计采用工程（Project）式的文件结构。通过上面的过程生成一个Project后，一个Project可以管理多个单板的设计，每个单板的设计又包含原理图、网络表、PCB文件等。Cadence文件目录结构如图：其中worklib为工程库目录，下面又分为多个desig

20、n，cds.lib为库索引文件。ZXIC.cpm为项目管理文件。除了路径E:PCBZXIC和项目管理文件ZXIC.cpm包含大写字母以外，其它文件夹和文件都不包含大写字母。 第五章 原理图设计第五章 原理图设计5.1 图纸版面设置5.1.1 图纸统一格式设置创建项目后，就进入以下界面：在进入原理图设计之前，我们先需要进行原理图图纸格式设置和栅格设置：在上面的“Project Manager”中点击Setup，接着选择toolsconcept setup，在图纸选择栏通过“Browse”选择zte-standard库中的图纸格式，如下图：图框、目录表、会签表应该使用公司的统一格式的原理图库，见下

21、表：库 名所在库说 明 备 注Contentszte_standard目录表sym_2为续表ZTE_COVER_A4zte_standard原理图封面ZTE_FrameA4pluszte_standard加大的A4纸图框在A4纸上Fit to Page 打印ZTE_FrameA4zte_standardA4纸图框在A4纸上Fit to Page 打印ZTE_FrameA3zte_standardA3纸图框在A3纸上Fit to Page 打印ZTE_FrameA3是统一的A3尺寸图纸格式。其标注栏如下，包括设计公司说明“ZTE CORPORATION”。原理图归档前，设计者、检查者、标准化者、

22、更改者必须签名。标题，页码编号，版本等信息必须填写清楚。5.1.2 栅格设置同样在上面Project Manager的Concept Option界面的Grid栏中设置原理图栅格，可以采用的值如下：*0.100 5（跟踪100mil显示500mil，为默认值）*0.100 1（跟踪100mil显示100mil）*0.050 2(跟踪50mil显示100mil)*0.010 10（跟踪10mil显示100mil）因为原理图库的元件管脚间距为100mil，为使得连线坐标直观且方便推荐采用Logic Grid 采用*0.100 5（跟踪100mil显示500mil，为默认值）或者0.1001格式。S

23、ymbols Grid为设计原理图库时使用的栅格，不要修改它。即设置如下：Concept Option一旦设置好，以后就不要修改。每新建立一个Cadence PSD工程都必须经过上述流程。5.2 Concept-HDL的启动打开“Design Entry”，就进入原理图设计界面，如下图：（设置图纸版面后需退出Project Manager，再重新进入）：在标题栏中显示是将要编辑的原理图文件信息，即：ZXIC_CPU.SCH.1.1。它的格式.。即是.）。这里的Version并不是原理图多次修改的版本号，而是将该原理图作为一个单一的逻辑功能元件时，出现在原理图中的元件符号版本。5.3 添加元件C

24、oncept通过元件浏览器将元件添加在原理图上。先选择元件所在库，再在浏览器的库元件清单中选择要添加的元件。一个元件可能有不同的版本（即Version），系统默认为版本1，在添加元件时你可以按鼠标右键，在弹出菜单中选择元件的其它Version且将元件旋转成合适的角度，然后放在原理图上。5.3.1 逻辑方式添加器件当你不点击physical而直接放置元件时，concept仅将元件的符号视图以及与符号视图相关的信息放置在原理图上，例如符号图形、逻辑元件及管脚名、与元件符号相关的某些属性。这种方式我们称为“逻辑方式添加器件”。5.3.2 物理方式添加器件为了将元件的物理封装形式调入，在放置元件时要点

25、中 Physical。如果Physical Part Filter窗口为空，则直接放置该元件，如果Physical Part Filter 不为空，请从中选择合适的元件。当你按照物理方式添加元件时，conceptHDL除了放置逻辑符号有关属性外，还将chips和Part_table两个文件中对该逻辑元件的物理封装说明信息同时放置在原理图上，这样你就能够选择该元件的物理封装方式。Chips是逻辑到物理的映射描述，一个元件可能对应多个物理封装，chips.prt文件就是同样一个物理元件到各种封装的映射描述，放映在conceptHDL中就是Add Part窗口。Part_Table是元件的附加属性定

26、义（例如封装、元件值、物料代码、价格、功能简介、规格型号、供应商等信息），反映在concept HDL中就是Part Physical Filter。5.3.3 多窗口添加元件添加元件时，可以游览多个库：打开一个Add Component 窗口后，点击其中的 New Windows ，可以在新窗口中选择另一个库：5.4画线ConceptHDL有两种连线方式：5.4.1 Draw方式菜单操作Wire-Draw，该方式允许你在连线的同时，对该线网络添加信号名。从管脚拉出一根线，再按鼠标右键从弹出菜单中选择“Signal name”可以添加网络名。也可以先画完需要引出的连线，再执行下拉菜单Wire中

27、的signal name，敲完所有的信号名，用鼠标逐个点击到相对的信号线上。5.4.2 Route方式菜单操作WireRoute，该方式能够自动完成点到点的连线。添加信号名需执行下拉菜单Wire中的signal name，敲完所有的信号名，用鼠标逐个点击到相对的信号线上。5.5 添加信号名按5.4可知有两种方法添加信号名，一种是在画线过程中添加，一种是在画完线后添加。用Route方式画线则只能画完线后再执行下拉菜单Wire中的“signal name”定义信号名。执行下拉菜单Wire中的“signal name”弹出如下窗口：有两种模式供选择，Queue指依次方式，将会把48VOUT、GNDP

28、、GND依次附加给三根信号线，放完后Signal Name处为空；Select模式指连续方式，选择该模式可以连续放置同一个信号名直至点击Close或者切换到Queue模式。5.6 画总线1、先用5.4的方法画一条线，再执行下拉菜单Wire中的signal name，输入总线信号名，如A。将信号名点击到信号线上，则这根连线自动变成总线形式。2、再选Wire菜单下的Bus Tap，分别在总线上引出相应的支线，如图：3、添加Bus Tap value：从上图上可看出每条线上均有一个“？”，“？”是用来添加BN（位号）属性的值。在Wire下选Bus Tap Value，出现如下图所示的对话框。在MSB

29、（最高位）中填入14，在LSB（最低位）中填入0，Increment（步进值）中填入1。这是设定从支线到总线的值。4、 鼠标划一条线，穿过所有的支线，从高位到低位，如下图所示，松开鼠标后，“？”会自动变成位号。如下图所示：5.7 信号名命名规则下面规定一些信号名的命名规则，包括总线、差分线、逻辑低、双逻辑、电源信号线等命名方式。1、电源信号命名规定：设计时必须统一规定电源、地网络标号如下：标 号含 义VCC数字正5伏VCCA模拟正5伏VCCN第N组专用正5伏+48V正48伏+12V正12伏+5V正5伏+3V3正3.3V+2V5正2.5V+1V8正1.8V-5V负5伏-12V负12伏-48V负4

30、8伏GND数字地GNDD数字地GNDA模拟地GNDP保护地电源和地的网络一律采用网络标号的方法实现电气连接。为保证电气连接正确，不准采用图形符号的方法实现连接。2、 差分信号命名规定：差分信号的定义规定如下：正端定义为*+，负段定义为*-。不要采用*A和*B的方法区分正端和负端。局部信号命名打头字母规定：局部信号命名的打头字符不能为： - ! # % & ( ) * . / : ? _ += 1 2 3 4 5 6 7 8 93、全局信号命名规定：全局信号命名规定：在信号名后加上“G”或在信号名前加上“/”或者“！”，都表示该信号是一个全局有效的信号，在层次设计时，电源和地往往要定义成全局信号

31、。4、逻辑低和双逻辑信号命名规定：如果信号为负逻辑有效请在信号名后加后缀_N表示，例如INTD_N；也可以用*表示，例如INTD*。推荐采用*表示负逻辑。如果为双逻辑，表示方法：正逻辑信号名/负逻辑信号名，正逻辑在前，负逻辑在后，中间用/隔开，例如C/BE7_N（或者按推荐表示为C/BE7*）。5、总线信号命名规定：对用一根线表示多位信号的总线，其信号名的格式为其中MSB和LSB分别表示信号的最高和最低位，不要采用MSB.LSB表示总线。总线的分支用信号名表示，不要用BIT表示。5.8 元件位号公司对元件位号都有相应的规定，如插头、插座规定用X？表示，集成电路规定用D？表示。具体请参照公司标准

32、Q/ZX 04.100.1 印制电路板设计规范工艺性要求中的规定。5.8.1 元件位号手工标注按鼠标左键选中元件，再按鼠标左键选择“Attribute”，如下图，将“$LOCATION”的“？”改为指定的位号。5.8.2 元件位号的自动标注如想进行元件自动标注，建议器件位号采用Cadence 软件自动分配的 $Location （位号的软属性），即在放置器件后不需要对器件位号进行手工定义，一旦手工修改或者定义器件位号，则系统自动将$Location属性变为Location属性，自动保护你的修改结果，在重新封装过程中，Packager能自动辨认和维护用户指定的LOCATION，保证用户定义的位号

33、不被修改。自动标注元件位号时，在file-export physical下，选择BackAnnotate Schematic，则软件会自动标注位号，如下图。这个界面是很重要的界面，从原理图转换到PCB、生成网表都是通过它。5.8.3 元件位号的自动排序在原理图PCB设计过程中，为了使生成的料单整齐以及在焊接时不易产生人为的错误，通常我们要将分立器件-特别是阻容器件需要按照其值的大小来分配位号，同样大小的值的位号按序号连在一起。在CADNECE电原理图工具CONCEPT-HDL中我们可以采用以下方法来让系统自动按值的大小分配位号。在上面的界面上，点击advanced按钮，出现如下对话框：在pro

34、perties对话框中的package栏内点击ADD按钮，输入VALUE属性，后点击确定，回到上一个生成网表的对话框。选择OK生成网表，最后再选择tools-back annotate命令反标原理图后，大家将得到一个按值的大小来排列位号的原理图。5.9 Cadence属性Cadence的属性中有四种类型：System Properties是由系统所指定的，分配给Wire（Net）或者Pin。Schematic Properies是由用户所指定的原理图属性，分配给Component或者Wire（Net）或者Pin。Symbols Proterties是在元件库中指定的封装属性。Occurrenc

35、e Properties由用户指定的当前属性，可以对同一属性指定不同的值。以下是几种常用的属性名称：PATH：器件在原理图中的标号，放置元件时自动添加，如I12SIG_NAME:信号名，添加信号时系统自动生成，或者画线时用户定义。也可以作为属性添加。LOCATION：用户指定的元件所属的物理器件的位号，如D2。JEDEC_TYPE:元件的物理封装，可以在制作原理图元件库时指定，也可以在原理图上用户自己指定。点击TextProperty出现属性对话框，填入属性的名称和值，点击OK，鼠标指针变成十字，点击想要添加属性的器件、管脚或者网络完成一次添加。如果要添加多个器件，选择TextAttribut

36、e再点击想要添加属性的器件、管脚或者网络，出现属性添加列表，如下图：填入想要添加的属性名称和值，然后在Visible中选择显示类型，是名称和值都显示（Both），还是都不显示（None）或只显示一种（Name或者Value），在Align中选择对齐方式，点击OK，完成添加，如果不点击OK，选择另一个想定义属性的对象，询问你是否保当前定义的属性，点击Yes，接着可以继续定义属性。在Name和Value一栏中可以用快捷键Ctrl+C和CTRL+V实现复制和拷贝。下面介绍一种特殊属性Size的作用：当加了一个Size 属性时，用Size 属性可以使一个器件符号表示n 个器件，对去耦电容等的设计特别有

37、意义。如下图，对0.01uf电容以及与其相连的电源和地分别加Size=88的属性，即表示在VCC3.3V和GND端加了88个电容，类似的用法还可以对需从原理图带入PCB中的光学定位点、地的测试针等需要多次重复的器件。5.10 组操作5.10.1 组定义:组是原理图中某些元素的组合，这些元素可以是器件、网络、属性、注释等，但不能是管脚。定义了组以后，用户就可以对组元素一起操作。定义组有三种方法：矩形框、多边形框、表达式，这三种方法都可以在Group菜单中找到，如下图所示： 5.10.2 组命名创建组时，用户应用一个字母先给组命名，否则下次定义的组会覆盖本次的结果。名称选择可以点击Group-Se

38、t Current Group，也可从Group工具栏中选择，如下图选择“B”作为组命名。5.10.3 组操作定义了组以后，用户可以对组进行Move、Delete、Copy、Replace、 Display等各种操作，在成组复制时可以用GroupCopy All命令保持对元件和线网所添加的属性不变。但再次操作之前必须设定当前要进行操作的组。方法和定义组时的操作一样。例如可以用该方式一起隐藏掉单前页的PATH属性。执行GROUP BY EXPRESSION 在Pattern中的Pattern中填入属性名PATH，当前页的所用的PATH属性名和属性值高亮，再执行PROPERTIES Display

39、 Invisible隐藏掉所有的当前页的所用的PATH属性名和属性值。如果想把当前页的网络12改为12V，执行GROUP BY EXPRESSION 在Pattern中的Pattern中填入等式SIG_NAME=+12或者+12，当前页的所用的SIG_NAME=+12的属性值高亮，再执行GROUPTEXT CHANGE，电解鼠标右键，选择EDIT，从文本编辑窗口中通过替换操作，可以把当前页的所有12V网络名换成+12V。5.11 常用命令在Concept HDL中对元件的常规操作，如move、copy、delete等都在Edit菜单下，也可以通过View-Toolbars将这些命令选择放在主界

40、面下。这些命令与一般的软件类似，就不再一一阐述。5.11.1 常用的快捷键系统默认的一些快捷键有:F1：帮助F2：Windows Fit(全屏显示)F3：Display Both（属性的Value和Name都显示）F4：Display Attachment（显示连接关系）F5：Refresh（刷新屏幕）F6：Show Property（显示属性）F11：Windows in （放大）F12：Windows out（缩小）Ctrl+方向键：移动屏幕（也可用鼠标右键）Tools-Cusomize-Key中可以自己定义快捷键。5.11.2 检查连接关系通过执行Display Attachments命

41、令可以显示所有元件和线网属性的连接关系，信号名总是连接在相关网络的中间，如果从属线指向了线网段的末端，则表示你错误的将该信号添加给了一个管脚。也可以启动智能感应功能查看信号名，执行ViewData Tip可以启动该功能，此时，只需把鼠标放在信号线上，即可报告该信号名。鼠标放在元件其它属性上则报告其它属性。5.11.3 点画命令点画命令是Cadence独特的一种快捷方式，可以直接用鼠标在屏幕上写特定的笔划，不同的笔划表示不同的命令。例如，Z表示放大，W表示整体显示，M表示移动，C表示拷贝等。按下鼠标左键，并写字母Z，则concept会自动将原理图放大到Z所包括的区域，用同样的方法画W则conce

42、pt会自动满屏显示全图。用户可根据自己的习惯来定义笔划，如何定义可以参看帮助。5.11.4 查找元件和网络 在多页原理图设计中，原理图的展开可以使用户深入到设计的每一层每一页，以便对设计进行全局的跟踪、查找。原理图展开后，用户的设计将成为一个整体保存在数据库中。展开的方法是Tools-Expand Design。 原理图展开后，用户可以进行器件、网络的查找。方法是Tools-Global Find，如下图所示，在Name中输入想要查找的网络和器件名，点击Find，点击列表中的器件或网络，该器件或网络就会Hignlight显示，其中Hierarchical Name和Library Locati

43、on是查看方式选项。 跟踪网络的方法是Tools-Global Navigate，出现对话框后，点击任意wire，则与该wire相连网络的会被加入列表，点击列表中的任意网络均会被Highlight显示。5.11.5 两个不同网络名的网络连接的方法需要将两个不同网络名的网络相连接时，使用Standard库中Alias 将其相连，如下图：5.11.6 错误检查Concept-HDL具有很强的的查错功能，默认情况下，系统会在每次存盘时对原理图进行错误检查。检查类型包括电连接检查、图符检查、名字检查、其它检查。用户可以在Tools-Option-Check标签下进行设定。用户也可点击Toolsn-Ch

44、eck进行实时检查。另外，Cadence还提供更强大的查错工具-CheckPlus，它在Project Managet-Tools下，具体的设定和使用，用户可以查阅帮助文件（安装目录doccheckpluscheckplus.pdf）。5.11.7 检查Cadence原理图单个网络名在制作电原理图经常会因为手误等原因会造成有单网络的出现，CADENCE软件同样可以进行单网络的检查。在Concept-HDL或者Project Managet界面下选择菜单ToolsPackager UtilitiesElectrical rules Check：选择single node net-Run执行后将产

45、生一个单网络警告的报告，从报告中可知何处出现了单网络。需要注意的是：此命令是通过检查网表文件来执行的，所以在执行此命令前必须要先通过Exports physical产生输出网表。5.11.8 对隐藏了电源和地腿的器件定义电源和地信号对隐藏了电源和地腿的IC来说，电源和地在Chips文件中做了详细说明。为了取代Chips.prt文件中定义的POWER_PINS属性，通常在原理图上，给元件添加POWER_PINS属性和POWER_GROUP属性。POWER_PINS属性必须对该元件的所有电源和地腿加以定义，而不能只定义你想取代的那条管腿。POWER_GROUP属性指一种电源或者地网络重新命名。检查

46、你的原理图是否有隐含的电源管脚。如果有请给该元件定义电源管脚属性，同一电源网络的管脚用 “,”隔开，不同电源网络用“；”隔开。例如：Cadence74hc库芯片74HC253，POWER_PINS=(+5V:16; GNDD:8)，等价于POWER_GROUP=VCC=+5V和POWER_GROUP=VCC=GNDD。芯片74FCT16245 POWER_PINS=(VCC:7,18,31,42；GND:45,4,10,15,21,28,34,39)。5.12 增加新的原理图页一般的原理图都有多页，当设计完第一页后，在File-Edit Page/symbol-Add new page下增加新

47、的页，增加完后在标题栏中显示新的文件信息，如第一页是ZXIC_CPU.SCH.1.1，则标题栏现在会变成ZXIC_CPU.SCH.1.2。5.13 原理图多页面操作Concept-HDL可以实现多页面间的内容交换和复制，通过Copy或Move等命令进行操作，在Windoes - New Window切换不同的页面。多页面操作时，光标所在的窗口为当前活动窗口。5.14 信号的页区位置交叉标注 （Cross Reference）5.14.1 信号的页区位置交叉标注 （Cross Reference）的作用目前由于板级设计原理图页面往往超过10 页面，一个信号横跨多页，给阅读图纸造成很大的不便，所以

48、需要标注信号在多页面中的页区位置，Concept-HDL 可以自动进行信号页面位置标注。5.14.2 交叉标注需注意的几点：1、 必须加上图幅。否则无法标注。2、 缺省情况下，对于未加上出页符（OFFPAGE）的信号线是不标注，所以需要进行选项设置，在标注内容选项中选中“Cref Signals Not Connected to Flag Bodies”。3、 如果绘制原理图上未考虑留有足够的标注空间，会导致运行时间过长，可在绘制原理图时，考虑间隔大些。4)、如果电源管脚是显性的，当在标注内容选项中选中“Cref Signals Not Connected to FlagBodies”后会对电

49、源信号进行标注，因而建议对逻辑信号加上出页符，或对电源管脚采用隐性绘制方式（ 如我们库中的POWER_GROUP=POWER_NAME=%POWER_NAME）。5.14.3 信号的交叉标注 （Cross Refrence）的方法对于使用了出页符号或出模块符号的出页信号的交叉标注方法：当原理图绘制完毕并经规则检查无错误后，存盘并且Export Physical 之后，在Project Manager 中，Tools - CRefer - Options (设置) - Run。标注结果如下图示：图中对原理图中的出页信号加了出页符号，并交叉标注出信号的页区位置，其中：1C4表示本页的信号SIGA

50、输出至第一页C4区，该信号所接的器件管脚属性为双向。出页符号使用OFFPG ，（或用STANDARD 库中的OFFPAGE ，每次安装CADENCE后都应该用OFFPG 的SYM 覆盖OFFPAGE的SYM。） 出页符号的六个Version 见图8，分别为输入、输出、双向。 出页符号OFFPG设置了五个交叉标注的位置，当交叉标注超过5个时，超过的部分将重叠在第五个的位置上，见下图 。当图面位置允许时，建议设计者将其手工调整。5.14.4 层次设计中出模块信号的交叉标注 层次设计中出模块信号的交叉标注要求，同出页信号的交叉标注。使用的符号为：IOPORT （双向信号 ），INPORT （输入信号

51、 ），OUTPORT （输出信号 ），符号见图10。5.14.5 出页信号的交叉标注的要求各个产品事业部可以根据情况，针对各个单板的特点，采用以下三种出页信号的交叉标注的要求：1、 对图中所有的出页信号都要求采用交叉标注。2、 对图中部分主要的出页信号要求采用交叉标注。主要适用于大的背板。3、 不要求对图中的出页信号采用交叉标注。5.15 在不同的project下实现原理图拷贝Cadence PSD的工程采用Library/Cell/View的层次结构存放，类似于原理图库。设计(cell)存放于工作库，原理图则存放于设计的视图(View)下。为保证数据的完整性，严禁在Windwos资源管理器中

52、进行原理图页复制。原理图复制包含不同工程间的复制和同一工程内部的复制。下面只介绍不同工程间的复制：例子：拷贝F:VXIworklibrclksch_1的page4到F:CPCIworkliblvdssch_1的page4。工程VXI为源工程，rclk属于该工程的一个单板。CPCI为目标工程，lvds属于该工程的一个单板。1、用文本编辑器打开目标工程CPCI的库索引文件cds.lib。2、在目标工程cds.lib中增加源工程工作库worklib的库索引语句：DEFINE vxi_lib F:VXIworklib说明：vxi_lib 现在即代表源工程的工作库。 3、确保目标工程cds.lib包含了

53、源工程的其它库的库索引语句。如果没有，就要加上。例如：DEFINE vxi_buildlib F:VXIvxi_buildlib说明：vxi_buildlib 现在即代表源工程的临时原理图库。4、 保存目标工程的cds.lib。5、 打开目标工程。6、 选择 Tools Setup。 Project Setup 对话窗口显示。 7、选择Global tab。8、在 Available Libraries list 中选择在步骤2和步骤3中增加的库。9、点击 OK。10、在project Manager中选择 Tools Concept启动concept。11、执行 File Open。12、从

54、Library drop-down list中选择 RCLKsch_1Page 4 。15、点击 Open。Concept HDL中显示该页原理图。Concept HDL 标题显示RCLK.SCH.1.4。 16、执行 File Save As。显示 Save As 对话框。17、从Library drop-down list中选择 LVDSsch_1Page 4，点击 save。说明：点击save后，Concept HDL 标题显示LVDS.SCH.1.10。这表明已经把源工程的原理图F:VXI worklibrclksch_1的page4存到F:CPCIworkliblvdssch_1的p

55、age 4。5.16 打印图纸选择FilePlot Setup，调出Concept的设置表格。在Plotting Section中，选中如下选项：*Fit to page*Sheet Contents*Black and WhiteSingle Line填4，Double Line填4。点击Setup。在打印设置表格中，按你的边框尺寸，选择方向。选择好打印机型号。点击OK退出打印设置表格。选择FilePlot Preview预显示窗口中将显示实际要绘出的原理图，所见即所得。点击File-Plot ，选择打印范围，点击Plot打印。5.17 自动生成料单在Concept-HDL中可以自动生成材料

56、清单，执行Tools-Packager Utilities-Bill OF Materials即可。但现在一般要求生成在STEP2000可直接调用的料单，这需要两个文件template.bom、header.txt，将这两个文件下载到CADENCE安装目录：CADENCEPSD_14.2sharecdssetup 下。在Concept-HDL生成在STEP2000可直接调用的料单步骤如下：1、打开原理图，执行Tools-Packager Utilities-Bill OF Materials。如下图，将Template 指向上面拷贝的*.BOM模板文件： 2、执行Customize， 使Cal

57、louts file,Miscellaneous header 均指向正确的路径。如图所示：3、返回到第一步，点击Generate，生成料单，请注意：因为原理图没有包含辅料，所以还要对生成的料单进行一些必要的编辑，包括料单代码，特殊工艺，辅料添加到最后几行，文本格式如：BOM.RPT4、 完成*.RPT文件的编辑,进入STEP2000料单管理系统中执行“文件生成料单”命令，即可自动生成料单。以后为了完成VALOR检查，还需要进行AVL料单的生成。5.18 原理图归档 在完成一个设计项目之后，如果您需要将该项目存档，以提交EDA工程师设计PCB或报有关人员审核，您可以使用“归档”（Archive）功能。归档的意义在于使得库索引文件索引到的系统库以及设计人员放在工程文件夹外的库文件自动拷贝到工程文件内部新定义的文件夹，增加工程文件的可移值性，使得别人在打开原理图时软件不会报告找不到某个库。在Project Manager中，执行Tools - Archive - New Arch