第6章-时序逻辑电路

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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-date第6章-时序逻辑电路6 时序逻辑电路6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示,A为输入信号,试作出相应的状态图。解:由状态图的概念及已知的状态表,可画出对应的状态图,如图题解6.1.1所示。6.1.2 已知状态表如表题6.1.2所示,输入为X1X0,试作出相应的状态图。解:根据表题6.1.2所示的状态表,作出对应的状态图如图题解6.1.2

2、所示。6.1.3 已知状态图如图题6.1.3所示,试列出它的状态表。解:按图题6.1.3列出的状态表如表题解6.1.3所示。6.1.5 图题6.1.5所示是某时序电路的状态图,设电路的初始状态为01,当序列A=100110(自左至右输入)时,求该电路输出Z的序列。解:由图题6.1.5所示的状态图可知,当初态为01,输入信号的序列A=100110时,该时序电路将按图题解6.1.5所示的顺序改变状态,因而对应的输出序列为Z=011010。6.1.6 已知某时序电路的状态表如表题6.1.6所示,输入A,试画出它的状态图。如果电路的初始状态在b,输入信号A一次是0、1、0、1、1、1、1,试求出其相应

3、的输出。解:根据表题6.1.6所示的状态表,可直接画出与其对应的状态图,如图题解6.1.6(a)当从初态b开始,依次输入0、1、0、1、1、1、1信号时,该时序电路将按图题解6.1.6(b)所示的顺序改变状态,因而其对应的输出为1、0、1、0、1、0、1。 6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1(a)所示时序电路,画出其状态表和状态图。设电路的初始状态为0,试画出6.2.1(b)所示波形作用下,Q和Z的波形图。解:由所给电路图可写出该电路的状态方程和输出方程,分别为其状态表如表题解6.2.1所示,状态图如图题解6.2.1(a)所示,Q和Z的波形图如图题解6.2.1(b)

4、所示。6.2.2 试分析图题6.2.2(a)所示时序电路,画出其状态表和状态图。设电路的初始状态为0,画出在图题6.2.2(b)所示波形作用下,Q和Z的波形图。解:由所给电路可写出该电路的状态方程和输出方程其状态表如表题解6.2.2所示,状态图如图题解6.2.2(a)所示,Q和Z的波形图如图题解6.2.2(b)所示。6.2.3 试分析图题6.2.3所示时序电路,画出状态图。解:由图题6.2.3所示电路写出其状态方程组和输出方程,分别为 其状态表如表题解6.2.3所示,状态图如图题解6.2.3所示。6.2.4 分析图题6.2.4所示电路,写出它的激励方程组、状态方程组和输出方程,画出状态表和状态

5、图。解:该电路的激励方程组为 状态方程组为 输出方程为 根据状态方程组和输出方程可列出状态表,如表题解6.2.4所示,状态图如图题解6.2.4所示。6.2.5 分析图题6.2.5所示同步时序电路,写出各触发器的激励方程、电路的状态方程组和输出方程组,画出状态表和状态图。解:由图题6.2.5所示电路可写出各触发器的激励方程为该电路的状态方程组为输出方程为 根据状态方程组和输出方程列出该电路的状态表,如表题解6.2.5所示,状态图如图题解6.2.5所示。6.2.6 试画出图题6.2.6(a)所示时序电路的状态图,并画出对应于CP的Q1、Q0和输出Z的波形,设电路的初始状态为00。解:该电路中的激励

6、方程组为状态方程组和输出方程分别为根据状态方程组和输出方程可列出该电路的状态表,如表题解6.2.6所示,状态图如图题解6.2.6(a)所示。图题解6.2.6(b)所示是Q1、Q0及Z的波形图。6.3 同步时序逻辑电路的设计6.3.1 用JK触发器设计一同步时序电路,其状态如表题6.3.1所示。解:所要设计的电路有4个状态,需要用两个JK触发器实现。(1) 列状态转换真值表和激励表由表题6.3.1所示的状态表和JK触发器的激励表,可列出转换真值表和对各触发器的激励信号,如表题解6.3.1所示、(2) 求激励方程组和输出方程由表题解6.3.1画出各触发器J、K端和电路输出端Y的卡诺图,如图题解6.

7、3.1(a)所示。从而,得到化简得激励方程组。 和输出方程 根据激励方程组和输出方程可画出电路图,如图题解6.3.1(b)所示。6.3.2 某同步时序电路的状态图如图题6.3.2所示,试写出用D触发器设计时的最简激励方程组。解:由图题6.3.2所示状态图可知,实现该同步时序需要用三个D触发器。(1) 根据状态图列出完全的状态转换真值表,如表题解6.3.2所示。其中,状态图中未包含的状态为不出现的状态,其次态可用无关项表示。(2)画出3个触发器的激励信号D2、D1、D0的卡诺图。由于D触发器的特性方程为 =D,所以可由状态转换真值表直接画出这3个卡诺图,如图题解6.3.2所示。(2) 由卡诺图得

8、到最简激励方程组 6.3.3 试用上升沿触发的JK触发器设计一同步时序电路,其状态图如图题6.3.3所示,要求电路使用的门电路最少。解:图题6.3.3所示的状态图有00、01、10、11四个状态,可用两个上升沿触发的JK触发器实现。设两个触发器的输出为Q1、Q0,输入信号为A,输出信号为Y。(1) 根据图题6.3.3所示状态图和JK触发器的激励表,可直接列出相应的状态转换真值表和激励信号,如表题解6.3.3所示。(2)画出激励信号的卡诺图,如图题解6.3.3(a)所示。(3)由卡诺图得到最简激励方程组 和输出方程 (4)根据激励方程组和输出方程画出逻辑电路图,如图题解6.3.3(b)所示。6.

9、4 异步时序逻辑电路的分析6.4.1 一时序电路如图题6.4.1(a)所示,试画在CP作用下,Q0、Q1、Q2和Z端的波形,设各触发器的初态均为零。解:图题6.4.1所示电路是异步时序电路。(1)列出各逻辑方程组根据逻辑图列出各触发器时钟信号的逻辑表达式 (当=0时,对于每个CP上升沿,;当=1时,对于每个CP下降沿,) 输出方程 激励方程组 状态方程组(2)列出状态表,画出状态图根据状态方程组、输出方程及各触发器的CP表达式可列出该电路的状态表,如表题解6.4.1所示。具体推导方法如下:由于,所以当Q2=0时,对应于每个CP上升沿,;当Q2=1时,对应于每个CP下降沿,。而cp2对应于上升沿

10、,即对应于Q1由1变0时为1。对表中的每一行,首先由推导出,然后根据Q1是否从1跳变到0来确定cp2是否为1,再决定。最后,根据决定Z。逐行类推,得到完全状态表。然后根据表中状态的变化顺序,画出完全状态图,如图题解6.4.1(a)所示。由于输出Z值取决于,故写入圆圈内。(3)画出波形图可按状态图的变化顺序,画出Q2、Q1、Q0和Z对应于图题6.4.1(b)所示CP的波形图,如图题解6.4.1(b)所示。这里需要特别注意:因为CP0=CP1=CPQ2,因此,要根据Q2的逻辑值正确确定状态变化所对应的CP脉冲沿。6.4.2 分析图题6.4.2所示时序电路CP脉冲同图题6.4.1(b)。(1) 写出

11、各触发器的CP信号方程和激励方程。(2) 写出电路的状态方程组和输出方程。(3) 画出状态表及状态图。(4) 画出电路的时序图。解:(1)根据逻辑图写出各触发器的CP信号表达式和激励方程组 各触发器的时钟信号表达式 CP0=CP1=CP (对于每个CP上升沿,cp0=cp1=1) CP2=Q0 (对于Q0上升沿,cp2=1) 激励方程组 (2)写出电路的状态方程组和输出方程组状态方程组 输出方程 (3)列出状态表,画出状态图根据状态方程组、输出方程及各触发器始终信号cpn可列出该电路的状态表,如表题解6.4.2所示。具体方法如下:由于相应于每个CP上升沿,所以对表中的每一行,首先由推导出,最后

12、确定Z。逐行类推,得到完全状态表。表中状态的变换顺序为000101100001010000,据此画出完全状态图,如图题解6.4.2(a)所示。由于输出Z只取决于Q2Q0,故写入圆圈内。(4)画出电路的时序图可按状态图的变化顺序,画出Q2、Q1、Q0和Z对应于图题6.4.1(b)所示CP的时序图,如图题解6.4.2(b)所示。 6.5 若干典型的时序逻辑集成电路6.5.1 试画出图题6.5.1所示逻辑电路的输出(Q3Q0)波形,并分析该电路的逻辑功能。解:当启动信号端输入一低电平时,使S1=1,这时有S0=S1=1,移位寄存器74HC194执行并行输入功能,=1110。启动信号撤消后,由于=0,

13、经两级与非门后,使S1=0,这是有S1S0=01,寄存器开始执行右移操作。在移位过程中,因为、中总有一个位0,因而能够维持S1S0=01状态,使右移操作持续进行下去。其尾翼情况如图题解6.5.1所示。由图题解6.5.1可知,该电路能按固定的时序输出低电平脉冲,是一个四相时序脉冲生产电路。6.5.2 试用两片74HC194构成8位双向移位寄存器。解:用两片74HC194组成8位双向移位寄存器时,只需将低位芯片的Q3接至高位芯片的右移串行输入端 ,而将高位芯片的接到低位芯片的左移串行输入端,同时把两芯片的、CP、CR分别连接在一起作为相应信号输入端。其电路如图题解6.5.2所示。6.5.3 在某计

14、数器的输出端观察到如图题6.5.3所示的波形,试确定该计数器的模。解:由图题6.5.3所示的波形可知,该计数器计数过程中,在连续出现010、000、001、100、011、101六个不同的状态后,又按原来顺序变换了四个状态,故计数器的模可能为6。6.5.4 试用下降沿触发的JK触发器组成4位异步二进制减计数器,画出逻辑图。解:n位二进制异步计数器需要用n个处于工作状态的触发器组成,因此4位异步二进制减计数器需要用4个触发器组成。当用JK触发器组成时,首先应将各JK触发器接成计数工作状态,即将各触发器的J、K端均接至高电平。然后决定级间连接方式,即按照二进制减计数规则:当低位触发器的Q端已经为0

15、时,再输入一个计数脉冲,Q端应翻转为1,同时向高1位发出借位信号,使高1位触发器翻转。因为是用下降沿触发的触发器,所以要将低位触发器的端接至高1位触发器的时钟输入端。这样,当低位的Q端由0变为1时,它的端由1变为0,正好作为高1位触发器的时钟信号。按照上述步骤用下降沿触发的JK触发器组成的4位异步二进制减计数器电路如图题解6.5.4所示。6.5.5 试用下降沿触发的D触发器组成4位异步二进制加计数器,画出逻辑图。解:首先将4个触发器接成计数工作状态,即将各触发器的D端与其端相连接。然后决定级间连接方式,即按照二进制加计数规则:当低位触发器的Q端已经为1时,再输入一个计数脉冲后Q端应翻转为0,同

16、时向高1位触发器发出进位信号,使高1位翻转。因为是用下降沿触发的触发器,所以只要将低位触发器的Q端接至高1位触发器的时钟输入端,当低位的Q端由1变为0时,正好作为高1位触发器的时钟信号。按照上述步骤用下降沿触发的D触发器组成的4位异步二进制加计数器电路如图题解6.5.5所示。6.5.6 试用上升沿触发的D触发器及门电路组成3位同步二进制加计数器,画出逻辑图。解:3位二进制计数器需要用3个触发器。因是同步计数器,故各触发器的CP端接同一时钟脉冲源。(1) 列出该计数器的状态表和激励表,如表题解5.5.6所示。(2) 用卡诺图化简,如图题解5.5.6(a)所示,求激励方程组。 (3) 画出该计数器

17、的逻辑电路图,如图题解5.5.6(b)所示。6.5.9 试用上升沿触发的D触发器和门电路设计一个同步三进制计数器。解:这是非二进制同步计数器的设计。三进制计数器需要2个触发器。(1) 列出状态表和激励表,如表题解6.5.9所示。(2)画出卡诺图,如图题解6.5.9(a)所示,化简后,得到状态方程组(即激励方程组) (3)画出该计数器的逻辑电路图,如图题解6.5.9(b)所示。(4)检查自启动能力。将电路的无效状态Q1=0、Q0=1代入状态方程组,其次态为Q1=Q0=1,即电路能自动进入有效状态11,因此,所设计的计数器能够自启动。 6.5.11 试分析图题6.5.11所示电路,画出它的状态图,

18、说明它是几进制计数器。解:图题6.5.11所示电路由74HCT161用“反馈清零法”构成的计数器。设电路的初始状态为0000,在第10个脉冲作用后,=1010。这时,Q3、Q1信号经与非门使74HCT161的异步清零输入端CR由1变为0,使整个计数器回到0000状态,完成一个计数周期。此后CR恢复为1,计数器又进入正常计数状态。其中,1010仅在极短的时间内出现,电路的基本状态只有00001001十个状态,状态图如图题解6.5.11所示。该电路经10个时钟脉冲完成一次循环,因此,模为M=10,是十进制计数器。6.5.13 试分析图题6.5.13所示电路,画出它的状态图,说明它是几进制计数器。解

19、:图题6.5.13所示电路是由74HCT161用“反馈清零法”构成的计数器。设电路初态为0000,在第10个计数脉冲作用后,=1010,使并行置数使能端由1变成0而有效,由于74HCT161是同步预置计数器,因此只有在第11个计数脉冲作用后,数据输入端=0000的状态才被置入计数器,使=0000。电路的状态图与图解6.5.12相同,它是一个十一进制计数器。6.5.14 试分析图题6.5.14所示电路,画出它的状态图,说明它是几进制计数器。解:图题6.5.14所示电路74HCT161用“反馈清零法”构成的计数器。设电路的初态为并行置入的数据=0101,在第10个计数脉冲作用后,变成1111,使进

20、位信号TC=1,并行置数使能端由1变成0,因此在第11个计数脉冲作用后,数据输入端=0101的状态被置入计数器,使=0101,为新的计数周期做好准备。电路的状态图如图题解6.5.14所示,它有11个状态,是一个十一进制计数器。6.5.15 试用74HCT161设计一个计数器,其计数状态为自然二进制数10011111。解:由设计要求可知,74HCT161在计数过程中药跳过00001000九个状态而保留10011111七个状态。因此,可用“反馈置数法”实现:令74HCT161的数据输入端=1001,并将进位信号TC经反相器反相后加至并行置数使能端上。所设计的电路如图题解6.5.15所示。6.5.1

21、6 试分析图题6.5.16所示电路,说明它是多少进制的计数器,采用了何种进位方式。解:在图题6.5.16所示电路中,当低位芯片计满16个状态,其输出变为全1状态后,使进位信号TC也变为1时,右邻高位芯片的计数使能信号才为1,该芯片在下一个CP有效沿才能计数一次。因为电路由3片74HCT161级联而成,故为=4 096进制计数器。74HCT161内部采用的是并行进位方式,而3个芯片间则采用的是串行进位方式。这种并串行结合的进位方式,既兼顾了进位的快速性,又能使进位电路(芯片外地电路连接)得到简化。实际上,主教材中图6.5.16的接法(CEP的接法不同)具有最高的计数速度,读者可结合74161的内

22、部电路结构进一步理解。6.5.18 试分析图题6.5.18所示电路,说明它是多少进制的计数器。解:两片74HCT161级联后,最多可能有162=256个不同的状态。而在用“反馈置数法“构成的图题6.5.18所示电路中,数据输入端所加的数据位01010010,它所对应的十进制数是82,说明该电路在置数以后从01010010状态开始计数,跳过了82个状态。因此,该计数器的模M=25682=174,即为一百七十四进制计数器。6.5.19 试用74HCT161构成同步二十四进制计数器,要求采用两种不同的方法。解:因为M=24,有16M256,所以要用两片74HCT161。将两芯片的CP端直接与计数脉冲

23、相连,构成同步电路,并将低位芯片的进位信号连到高位芯片的计数使能端。用“反馈清零法”或“反馈置数法”跳过25624=232个多余状态。反馈清零法:利用74HCT161的“异步清零”功能,在第24个计数脉冲作用后,电路的输出状态为00011000时,将低位芯片的Q3及高位芯片的Q0信号经与非门产生清零信号,输出到两芯片的异步清零端,使计数器从00000000状态开始重新计数。其电路如图题解6.5.19(a)所示。反馈置数法:利用74HCT161的“同步预置”功能,在两片74HCT161的数据输入端上从高位到低位分别加上11101000(对应的十进制数时232),并将高位芯片的进位信号经反相器接至并行置数使能端。这样,在第23个计数脉冲作用后,电路输出状态为11111111,使进位信号TC=1,将并行置数使能端置零。在第24个计数脉冲作用后,将11101000状态置入计数器,并从此状态开始重新计数。其电路如图题解6.5.19(b)所示。-

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