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1、数 字 系 统 的 设 计 与 实 验 学院： 专业： 班级： 学号： 姓名 指导老师2013 年12月 10 日实验一 原码反码发生器一 实验目的：1、 掌握组合逻辑电路的基本设计方法。2、 学习波形仿真的方法。3、 加深对最简单的二进制原码、反码的理解，灵活运用基本的逻辑门。二 实验内容1、设计的电路应具备以下功能：A包含如下端口： 一个选择信号端口，一个8位二进制输入端口，一个原码/反码输出端口。 B. 选择信号的逻辑状态为0时输出原码；逻辑状态为1时输出反码。 2、完成电路设计。3、对设计的正确性进行验证。三 实验要求1、列出所要实现的功能的真值表。输入端口输出端口cin(十六进制)F
2、incout01H001H02H1FDH03H003H04H1FBH05H005H06H1F9H07H007H08H1F7H2、画出电路的逻辑图。3、编写用VHDL语言描述的源程序。library ieee;use ieee.std_logic_1164.all;entity shiyan1 isport (cin : in std_logic_vector(7 downto 0); fin : in std_logic; cout: out std_logic_vector(7 downto 0);end shiyan1;architecture behave of shiyan1 isbe
3、ginprocess(fin)begincase fin iswhen 1 = cout cout null;end case;end process;end behave;4、 在MAX 软件平台上完成编译和功能仿真。一、信号端口为0时二、信号端口为1总结：经过上个实验后，对maxplu件有了一定了解，对于 VHDL也更加熟悉，首先构造真值表，画出逻辑电路图，然后编写程序生成仿真波形图。在编写程序的时候也出现了一些错误，比如是将单个字符用双引号，结果编译通不过。老是报错。后来才检查出来。实验 二 4舍5入电路一 实验目的：1、掌握组合逻辑电路的基本设计方法。2、熟练运用真值表。二 实验内容1
4、、设计的电路应具备以下功能：A包含如下端口： 一个4位二进制输入端口，一个进位输出端口。 B. 即当输入的数X大于或等于5时，进位输出端口输出F为1，反之，输出为0。 2、完成电路设计。3、对设计的正确性进行验证。三 实验要求1、编写用VHDL语言描述的源程序。library ieee;use ieee.std_logic_1164.all;entity shiyan2 isport (cin : in std_logic_vector(3 downto 0); f : out std_logic);end shiyan2;architecture behave2 of shiyan2 isb
5、eginprocess(cin)begincase cin iswhen 0000 = f f f f f f f f f f null;end case;end process;end behave2;2、在MAX 软件平台上完成编译和功能仿真。电路逻辑图如下：仿真结果如下：总结：根据提示中的真值表确定输入输出接口，编写程序实现仿真，便得到了以上的波形图，首先很容易知道，当输入的数大于等于5时就要进位，二F输出端便代表的是进位，因此F的取值只有0和1实验 三 四十六译码器一 实验目的：1、掌握组合逻辑电路的基本设计方法。2、熟练运用VHDL语言的顺序语句和并发语句。3、熟练运用MAX软件提供
6、的仿真功能。二 实验内容1、设计的电路应具备以下功能：A 包含如下端口： 一个使能信号输入端口，四个选择信号输入端口，十六个驱动信号输出端口。 B 当使能信号为高电平时，对于四个选择信号组成的任意一组状态，十六个驱动信号中有一个且仅有一个有效的高电平输出。 当使能信号为低电平时，十六个驱动信号全部输出低电平。2、完成电路设计。3、对设计的正确性进行验证。三 实验要求1、编写用VHDL语言描述的源程序library ieee;use ieee.std_logic_1164.all;entity shiyan3 isport (G : in std_logic;A : in std_logic_v
7、ector(3 downto 0);Y : out std_logic_vector(15 downto 0);end shiyan3;architecture behave3 of shiyan3 isbeginprocess(G, A)beginfor i in 0 to 15 loopY(i) Y(0) Y(1) Y(2) Y(3) Y(4) Y(5) Y(6) Y(7) Y(8) Y(9) Y(10) Y(11) Y(12) Y(13) Y(14) Y(15) null;end case;elsefor i in 0 to 15 loopY(i) = 0;end loop;end if;end process;end behave3;2、 在MAX 软件平台上完成编译和功能仿真。电路逻辑图如下：仿真效果如下：总结：我是参照三八译码器来设计的，先构造真值表，然后编写程序，程序在编译的时候遇到了特别多的错误，不过经过调试也成功的生成了正确的波形图。加深了对VHDl的了解，和对maxplus的认识。
数字系统的设计与实验实验报告
