任意进制计数器的构成以及时序逻辑电路设计学习教案

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1、会计学1任意进制计数器的构成以及时序逻辑电任意进制计数器的构成以及时序逻辑电路设计路设计第一页，编辑于星期一：十四点 十二分。2 若已有N进制计数器（如74LS161)，现在要实现M进制计数器6.3.2 计数器计数器NMNM 任意进制计数器只能用已有的计数器芯片通过外电路的不同连接方式实现，即用组合电路产生复位、置位信号得到任意进制计数器。【 】内容回顾第1页/共89页第二页，编辑于星期一：十四点 十二分。3 在N进制计数器的顺序计数过程中，若设法使之跳过（NM）个状态，就可以得到M进制计数器了，其方法有置零法（复位法）和置数法（置位法）。6.3.2 计数器计数器置数法置零法【 】内容回顾第2

2、页/共89页第三页，编辑于星期一：十四点 十二分。4 置零法适用于有置零（有异步和同步）输入端的计数器，如异步置零的有74LS160、161、191、190、290,同步置零的有74LS163、162，其工作原理示意图如图所示。6.3.2 计数器计数器异步清零暂态【 】内容回顾第3页/共89页第四页，编辑于星期一：十四点 十二分。5 a. 置零法（复位法）基本思想是：计数器从全0状态S0开始计数，计满M个状态后产生清零信号，使计数器恢复到初态S0，然后再重复上述过程。异步清零SM状态进行译码产生置零信号并反馈到异步清零端( )，使计数器立即返回S0状态。 SM状态只在极短的瞬间出现，通常称它为

3、“过渡态”。DR 暂态10ns左右【 】内容回顾第4页/共89页第五页，编辑于星期一：十四点 十二分。6异步复位法（异步置零） 适用于异步清0的集成计数器，当满足清0条件时，立即清0。 计数到M时，清0， 写SM=（ ）2，全部Q为1的端相与非 DR 利用异步复位端 ，跳过多余状态，实现任意进制计数。DR 【 】内容回顾第5页/共89页第六页，编辑于星期一：十四点 十二分。7【例】用74160实现7进制计数器。置零法，M=7，在SM=S7=0111处反馈清零。CLK计数输入1进位输出1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3)(012 QQQRD第6页/共89页第七页

4、，编辑于星期一：十四点 十二分。8【例】用74161实现12进制计数器。置零法，M=12，在SM=S12=1100处反馈清零。CLK计数输入1进位输出1Q0Q1Q2Q3EPCLK74161ETRDLDCD0D1D2D3)(23 QQRD第7页/共89页第八页，编辑于星期一：十四点 十二分。96.3.2 计数器计数器01011000001第8页/共89页第九页，编辑于星期一：十四点 十二分。10 有预置数功能的计数器可用此方法构成M进制计数器。但注意74LS161(160)为同步预置数，74LS191(190)为异步预置数。 置数法的原理是通过给计数器重复置入某个数值的方法跳过（NM）个状态，从

5、而获得M进制计数器的。6.3.2 计数器利用 端重复置入某个数值，跳过多余状态（N-M个），实现任意进制计数。DL 第9页/共89页第十页，编辑于星期一：十四点 十二分。116.3.2 计数器计数器置数法的应用可以分三种情况:（现有N进制计数器，构成M进制）取前M种状态取前M种状态置零取0000（M-1）2个状态(以具有同步预置数端 的集成计数器为例)DL 第10页/共89页第十一页，编辑于星期一：十四点 十二分。12【例】用74160实现7进制计数器(置数法)。(1)置数法（取前M种状态），CLK计数输入1进位输出1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3)(12

6、QQDL00000 SM=7，在SM-1=S6=0110处反馈置零。第11页/共89页第十二页，编辑于星期一：十四点 十二分。136.3.2 计数器计数器置数法的应用可以分三种情况:（现有N进制计数器，构成M进制）取前M种状态取后M种状态取后M种状态取(N-M)2(N-1)2个状态。可采用进位输出端置最小数(N-M)2法(以具有同步预置数端 的集成计数器为例)DL 第12页/共89页第十三页，编辑于星期一：十四点 十二分。14【例】用74160实现7进制计数器(置数法)。(2)置数法（取后M种状态），CLK计数输入11Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3)( CD

7、LM=7，在进位输出端处反馈置最小数数SN-M=S10-7=S3=00111第13页/共89页第十四页，编辑于星期一：十四点 十二分。156.3.2 计数器计数器置数法的应用可以分三种情况:（现有N进制计数器，构成M进制）取前M种状态取中间M种状态取后M种状态取中间M种状态取(i)2(i+M-1)2共M个状态(以具有同步预置数端 的集成计数器为例)DL 第14页/共89页第十五页，编辑于星期一：十四点 十二分。16 选定循环初态Si，确定i，写i=（ ）2，D3D2D1D0 判定循环末态Si+M-1 写i+M-1=（ ）2，将Si+M-1 全部Q为1的端相与非DL 同步预置数法 :第15页/共

8、89页第十六页，编辑于星期一：十四点 十二分。17【例】用74161实现12进制计数器。(2) 置数法（i=1），CLK计数输入11进位输出1Q0Q1Q2Q3EPCLK74161ETRDLDCD0D1D2D300011 S)(23 QQDLM=12，在SM+i-1=S12=1100处反馈置1。第16页/共89页第十七页，编辑于星期一：十四点 十二分。18【例】用74161实现12进制计数器。(2) 置数法（i=3），CLK计数输入11进位输出1Q0Q1Q2Q3EPCLK74161ETRDLDCD0D1D2D300113 S)(123 QQQDLM=12，在SM+i-1=S14=1110处反馈置

9、1。第17页/共89页第十八页，编辑于星期一：十四点 十二分。19进进制制计计数数器器为为时时，10,)(003 QQDLA6.3.2 计数器计数器解：解：置位信号为置位信号为)(DL01303QQAQQQAY预置数为D3D2D1D00000EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161111AY进位输出CLK进进制制计计数数器器为为时时，12,)(1013 QQQDLA第18页/共89页第十九页，编辑于星期一：十四点 十二分。20基本要求：掌握74160、 74161各管脚的功能；1.掌握用74160 、74161实现不同进制的方法。作业：P349思考题和习题6-12

10、题、6-13题、6-14题、6-16题第19页/共89页第二十页，编辑于星期一：十四点 十二分。21（1）M=M1M2，即M分解为M1 M2 ，可采用串行进位方式/并行进位方式。（以两片级联为例） 串行进位方式 : 以低位片的进位输出信号作为高位片的时 钟输入信号。两片始终同时处于计数状态. 并行进位方式 : 以低位片的进位输出信号作为高位片的控 制信号（使能），两片的CLK同时接计数输入。整体清0方式整体置数方式串行进位方式并行进位方式如果要求实现的进制M超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现M进制计数器。2. MN的情况第20页/共89页第二十一页，编辑于星期一：十四

11、点 十二分。22 首先将两片N进制计数器按串行进位方式或并行进位方式联成NN M 进制计数器，再按照MN的置零法和置数法构成M进制计数器。此方法适合任何M进制（可分解和不可分解）计数器的构成。第21页/共89页第二十二页，编辑于星期一：十四点 十二分。23【例】用74160实现100进制计数器。(1) 并行进位，M=100=10*10。CLK计数输入进位输出111C1 2 3 4 5 61112 131415 16177 89 10Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3第22页/共89页第二十三页，编

12、辑于星期一：十四点 十二分。24【例】用74160实现100进制计数器。(2) 串行进位，M=100=10*10。CLK计数输入？思考：为什么进位端要加一个反相器？不加会有什么结果？111Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D31第23页/共89页第二十四页，编辑于星期一：十四点 十二分。25CLK1 2 3 4 5 61112 131415 16177 89 101819 2021C为什么进位端要加一个反相器？不加会有什么结果？C 第24页/共89页第二十五页，编辑于星期一：十四点 十二分。26【例】

13、用74160实现24进制计数器。整体置零法进位输出COM=24，在SM=S24=0010 0100处反馈清零。CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311第25页/共89页第二十六页，编辑于星期一：十四点 十二分。27CLKCO12345 6181920212223 24第26页/共89页第二十七页，编辑于星期一：十四点 十二分。28【例】用74160实现24进制计数器。整体置数法进位输出COCLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q

14、3EPCLK74160ETRDLDCD0D1D2D311 i=0, M=24，在Si+M-1=S23=0010 0011处反馈置零。第27页/共89页第二十八页，编辑于星期一：十四点 十二分。29【例】用74160实现24进制计数器。整体置数法进位输出COCLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=2, M=24，在Si+M-1=S25=0010 0101处反馈置零。1第28页/共89页第二十九页，编辑于星期一：十四点 十二分。30【例】用74160实现63进制计数器。整体置零法进

15、位输出M=63，在SM=S63=0110 0011处反馈清零。CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311第29页/共89页第三十页，编辑于星期一：十四点 十二分。31【例】用74160实现63进制计数器。整体置数法进位输出CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=0, M=63，在Si+M-1=S62=0110 0010处反馈置零。第30页/共89页第三十一页，编辑于星期

16、一：十四点 十二分。32【例】用74160实现63进制计数器。整体置数法进位输出CLK计数输入1Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D3Q0Q1Q2Q3EPCLK74160ETRDLDCD0D1D2D311 i=6, M=63，在Si+M-1=S68=0110 1000处反馈置零。1第31页/共89页第三十二页，编辑于星期一：十四点 十二分。33解：用整体法先将两片74LS161构成256进制（1616进制），该256进制计数器实际为二进制计数器(28),6.3.2 计数器计数器注意！故若由74LS161构成53进制计数器，先要将53化成二进制数码，再根据整体置数法或

17、整体置零法实现53进制。第32页/共89页第三十三页，编辑于星期一：十四点 十二分。34253 余 1 K0262 余0 K1132 余 1 K262 余 0 K332 余 1 K41转换过程：(53)D=( )B例：11 0101商为02 余 1 K40第33页/共89页第三十四页，编辑于星期一：十四点 十二分。35解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码6.3.2 计数器计数器（53)D（110101)B（0011 0101)B（1）整体置零法实现53进制。（M=53）BDSR）（0101001153 第34页/共8

18、9页第三十五页，编辑于星期一：十四点 十二分。36利用整体置零法由74LS161构成53进制加法计数器如图所示。实现从0000 0000到0011 0100的53进制计数器十进制数53对应的二进制数为0011 0101 1 0 1 01 1 0 0BDSR）（0101001153 第35页/共89页第三十六页，编辑于星期一：十四点 十二分。37解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码6.3.2 计数器计数器（53)D（110101)B（0011 0101)B（2）整体置数法实现53进制。(M=53)作为初态作为初态选定选

19、定00000000)1(0 SB5201000011）（SDL第36页/共89页第三十七页，编辑于星期一：十四点 十二分。38利用整体置数法由74LS161构成53进制加法计数器如图所示。EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS1611CLK计数脉冲1由74LS161构成的53进制加法计数器实现从0000 0000到0011 0100的53进制计数器十进制数53对应的二进制数为0011 0101 0 0 1 01 1 0 0B5201000011）（SDL第37页/共89页第三十八页，编辑于星期一：十

20、四点 十二分。39解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码6.3.2 计数器计数器（53)D（110101)B（0011 0101)B（2）整体置数法实现53进制。(M=53)作为初态作为初态选定选定00100000)2(2 SBSDL）（0110001154 第38页/共89页第三十九页，编辑于星期一：十四点 十二分。40利用整体置数法由74LS161构成53进制加法计数器如图所示。实现从0000 0010到0011 0110的53进制计数器十进制数54对应的二进制数为0011 0110 1 0 1 01 1 0 0B

21、SDL）（0110001154 EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS1611CLK计数脉冲1由74LS161构成的53进制加法计数器1第39页/共89页第四十页，编辑于星期一：十四点 十二分。41DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3移位寄存器型计数器电路的一般结构反 馈 逻 辑 电 路D0QQQ其反馈电路的表达式为 移位寄存器型计数器的结构可表示为图所示的框图形式。),.,(1100nQQQFD6.3.2 计数器计数器环形计数器是反馈函数中最简单的一种，其D0=Q3第40页/共

22、89页第四十一页，编辑于星期一：十四点 十二分。421.环形计数器（P305） 电路如图所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。6.3.2 计数器计数器第41页/共89页第四十二页，编辑于星期一：十四点 十二分。436.3.2 计数器计数器注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。 第42页/共89页第四十三页，编辑于星期一：十四点 十二分。44DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3能自启动的环形计数器电路反馈逻辑电路QQQ6.3.2 计数器计数器 2

23、3312201121000)(QDQQDQQDQQQQDQ其状态方程为第43页/共89页第四十四页，编辑于星期一：十四点 十二分。456.3.2 计数器计数器有效循环1.环形计数器结构简单，不需另加译码电路；2.环形计数器的缺点是没有充分利用电路的状态。n位移位寄存器组成的环形计数器只用了n个状态，而电路共有2n个状态。 23312201121000)(QDQQDQQDQQQQDQ第44页/共89页第四十五页，编辑于星期一：十四点 十二分。46环形计数器的特点优点: 电路结构简单缺点: 没有充分利用电路的状态用n位移位寄存器组成的环形计数器只用了n个状态第45页/共89页第四十六页，编辑于星期

24、一：十四点 十二分。476.3.2 计数器计数器其状态转换图为此电路不能自启动！2. 扭环形计数器扭环形计数器第46页/共89页第四十七页，编辑于星期一：十四点 十二分。48)(3210 QQQD其中6.3.2 计数器计数器DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3可以自启动的扭环形计数器电路QQQ第47页/共89页第四十八页，编辑于星期一：十四点 十二分。496.3.2 计数器计数器DC1QQDC1QDC1QDC1QCLKQ1Q2Q0Q3可以自启动的扭环形计数器电路QQQ第48页/共89页第四十九页，编辑于星期一：十四点 十二分。506.3.2 计数器计数器a. n位移位寄存器

25、构成的扭环型计数器的有效循环状态为2n个，比环形计数器提高了一倍;b. 在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争冒险现象;c. 虽然扭环型计数器的电路状态的利用率有所提高，但仍有(2n2n )个状态没有利用。扭环型计数器的特点第49页/共89页第五十页，编辑于星期一：十四点 十二分。51在数字信号的传输和数字系统的测试中，有时会用到一组特定的串行数字信号，如00010111（时间顺序为由左而右）等，这种串行数字信号叫做序列信号。序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用计数器和数据选择器实现，也可采用带反馈逻辑电路的移位寄

26、存器构成。六、计数器的应用 2.序列信号发生器 iiimDY 70第50页/共89页第五十一页，编辑于星期一：十四点 十二分。5200010111（时间顺序为由左而右）0, 176534210DDDDDDDD第51页/共89页第五十二页，编辑于星期一：十四点 十二分。530, 176532410DDDDDDDD序列信号输出为 00110111第52页/共89页第五十三页，编辑于星期一：十四点 十二分。54序列信号发生器序列信号发生器(计数器的应用）计数器的应用）EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161D0D1D2D3D4D5D6D7A0A1A2YS74LS151J

27、C1KQQ11Y1CLKY第53页/共89页第五十四页，编辑于星期一：十四点 十二分。556.3.4* 序列信号发生器序列信号发生器(计数器的应用）计数器的应用）EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074LS161D0D1D2D3D4D5D6D7A0A1A2YS74LS151JC1KQQ11Y1CLKY第54页/共89页第五十五页，编辑于星期一：十四点 十二分。56六、计数器的应用 3. 用计数器实现数字频率计第55页/共89页第五十六页，编辑于星期一：十四点 十二分。57六、计数器的应用 3. 用计数器实现数字频率计第56页/共89页第五十七页，编辑于星期一：十四点 十二分

28、。58基本要求：掌握74160、 74161各管脚的功能；1.掌握用74160 、74161实现不同进制的方法。作业：P350 思考题和习题6-12题、6-13题、6-14题、6-16题第57页/共89页第五十八页，编辑于星期一：十四点 十二分。596.4.1 同步时序逻辑电路的设计方法步骤：一 、逻辑抽象，得出电路的状态转换图或状态转换表1.分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；2.定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；3.按照题意列出电路的状态转换表或画出电路的状态转换图。6.4

29、时序逻辑电路的设计方法第58页/共89页第五十九页，编辑于星期一：十四点 十二分。60 若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。等价状态可以合并，这样设计的电路状态数少，电路越简。6.4.1 同步时序逻辑电路的设计方法三、三、 状态分配状态分配(状态分配也叫状态编码)a.确定触发器的数目n ；b.确定电路的状态数M ，应满足2n1M2n;c.进行状态编码，即将电路的状态和触发器状态组合对应起来。第59页/共89页第六十页，编辑于星期一：十四点 十二分。61a. 选定触发器的类型；b. 由状态转换图（或状态转换表）和选定的状态编码、触发器的

30、类型，写出电路的状态方程、驱动方程和输出方程。五 、根据得到的方程式画出逻辑图六、 检查设计的电路能否自启动若电路不能自启动，则应采取下面措施：a. 通过预置数将电路状态置成有效循环状态中；b. 通过修改逻辑设计加以解决。6.4.1 同步时序逻辑电路的设计方法第60页/共89页第六十一页，编辑于星期一：十四点 十二分。626.4.1 同步时序逻辑电路的设计方法第61页/共89页第六十二页，编辑于星期一：十四点 十二分。63【例1】 用JK触发器设计一个六进制同步计数器。 (1)原始状态转换图 （逻辑抽象）S0S1S2S5S4S3000001(2)状态分配nnM221 3 n取二进制自然码顺序得

31、到状态转换图。000001010101100011000001根据设计要求，设定状态，画出状态转换图。该状态图不需化简。第62页/共89页第六十三页，编辑于星期一：十四点 十二分。64000001010101100011000001(3)求方程Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X 填次态卡诺图Q2*Q1*Q0*/C的卡诺图第63页/共89页第六十四页，编辑于星期一：十四点 十二分。65Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00

32、001111001 X 110000X 022012QQQQQQ Q2*的卡诺图Q2*Q1*Q0*/C的卡诺图第64页/共89页第六十五页，编辑于星期一：十四点 十二分。66Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 000101X 010112QQQQQQ Q1*的卡诺图Q2*Q1*Q0*/C的卡诺图第65页/共89页第六十六页，编辑于星期一：十四点 十二分。67Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q

33、2Q1Q00001111001 X 010110X 00QQ Q0*的卡诺图Q2*Q1*Q0*/C的卡诺图第66页/共89页第六十七页，编辑于星期一：十四点 十二分。68Q2Q1Q00001111001 XXX/X 100/0101/0000/1011/0001/0010/0XXX/X Q2Q1Q00001111001 X 001000X 02QQC C的卡诺图Q2*Q1*Q0*/C的卡诺图第67页/共89页第六十八页，编辑于星期一：十四点 十二分。6902QQC 022 ,01QKQQJ 0101 ,2QKQQJ 1 , 100 KJQKQJQ: 根据根据选用J、K触发器022012QQQQ

34、QQ 010112QQQQQQ 00QQ 第68页/共89页第六十九页，编辑于星期一：十四点 十二分。701, 100 KJ02QQC 022,01QKQQJ 0101,2QKQQJ (4)画逻辑图1JC11KC11KFF1FF0Q0Q1CLKC11KFF2CQ21J1J第69页/共89页第七十页，编辑于星期一：十四点 十二分。71(5)检查自启动将无效状态110和111分别代入状态方程和输出方程，得110 111 00000因为000是有效状态，所以电路能自启动。00000101010110001100000111011100第70页/共89页第七十一页，编辑于星期一：十四点 十二分。72该

35、电路的输入变量为X， 代表输入串行序列，输出变量为Z，表示检测结果。【例2】 试用JK触发器完成“111”序列检测器设计。若输入三个连续的1输出为1，否则输出为0。(P319)建立原始状态图和原始状态表S0： 初始状态， 表示电路还没有收到1或连续的1。 S1： 表示电路收到了一个1的状态。 S2： 表示电路收到了连续两个1的状态。 S3： 表示电路收到了连续三个或三个以上1的状态。 第71页/共89页第七十二页，编辑于星期一：十四点 十二分。73输入X101100111011110输出Z 000000001000110设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输

36、出0；若继续输入1，由状态S1转入状态S2，并输出0；如果仍接着输入1，由状态S2转入状态S3，并输出1；此后若继续输入1，电路仍停留在状态S3，并输出1。电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。S0S1S2S31/0X/Z1/01/11/10/00/00/00/0画原始状态图第72页/共89页第七十三页，编辑于星期一：十四点 十二分。74S0S1S2S31/0X/Z1/01/11/10/00/00/00/0 若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。S 2， S 3为等价态S0S1S21/0X/Z1/0

37、1/10/00/00/0状态化简第73页/共89页第七十四页，编辑于星期一：十四点 十二分。75S00/0S10/0X/ZS21/01/10/01/0S0S1S21/0X/Z1/01/10/00/00/0状态化简第74页/共89页第七十五页，编辑于星期一：十四点 十二分。76状态分配该时序电路共有三个状态，采用两个JK触发器，取S0=00, S1=10，S2=11。填次态卡诺图000/0100/0X/Z111/01/10/01/0XQ1Q00001111001 11/1 00/010/0XX/X00/000/0XX/X 11/0 Q1*Q0*/C的卡诺图第75页/共89页第七十六页，编辑于星期

38、一：十四点 十二分。77求状态方程和输出方程XQ1Q00001111001 11/1 00/010/0XX/X00/000/0XX/X 11/0 00010111XQZXQQXQQXQQXQ XKXQJXKXJ 01011,第76页/共89页第七十七页，编辑于星期一：十四点 十二分。78检查自启动010/01/10010111/0X/ZQ1Q00/00/01/10/01/000010111XQZXQQXQQXQQXQ 第77页/共89页第七十八页，编辑于星期一：十四点 十二分。79画出逻辑图XKXQJXKXJ 01011,1JC11K1JC11KFF0ZFF1Q1Q0CLKX00010111X

39、QZXQQXQQXQQXQ 第78页/共89页第七十九页，编辑于星期一：十四点 十二分。80 在前面的同步时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。例6.4.4 设计一七进制计数器，要求它能够自启动。已知该计数器的状态转换图如图所示。解：由所给的状态图得出电路状态转换表表6.4.1所示001100010101110111011/0/0/0/0/0/0/1321QQQ/C七进制计数器的状态转换图第79页/共89页第八十页，编辑于星期一：十四点 十二分。81*6.4.2 时序逻辑

40、电路的自启动设计Q1Q2Q33*Q2*Q1*Q001100100001101001100111111110111011101001C0000010状态转化表001100010101110111011/0/0/0/0/0/0/1321QQQ/C七进制计数器的状态转换图Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 111/0 第80页/共89页第八十一页，编辑于星期一：十四点 十二分。82*6.4.2 时序逻辑电路的自启动设计Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 11

41、1/0 第81页/共89页第八十二页，编辑于星期一：十四点 十二分。83则输出端的状态方程为则输出端的状态方程为 2*31*2323232*1QQQQQQQQQQQ由于进位信号是在011状态译出，故输出方程为123QQQC *6.4.2 时序逻辑电路的自启动设计第82页/共89页第八十三页，编辑于星期一：十四点 十二分。84前面所得的电路状态方程都是没包含，也就是将它取成000,仍是无效状态，电路则不会自启动。即000态的次态仍为000注意：在上述合并1中，如果将项圈入，则当作1处理；否则作0处理。这就是无形中给无效状态（）指定了次态。如果想电路自启动，必须是无效状态的次态应改为有效状态。*6

42、.4.2 时序逻辑电路的自启动设计Q1Q2Q30001111001 011/1 001/0010/0110/0101/0XXX/X100/0 111/0 第83页/共89页第八十四页，编辑于星期一：十四点 十二分。85*6.4.2 时序逻辑电路的自启动设计则电路的状态方程改为2*3321*2323232*1QQQQQQQQQQQQQQ1Q2Q30001111001 011/1 001/0010/0110/0101/0010/0100/0 111/0 第84页/共89页第八十五页，编辑于星期一：十四点 十二分。8623231231312321321)()(QKQJQKQQQQJQQKQQJ323

43、2332*32123132221321*213213211323232*1)()()()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ*6.4.2 时序逻辑电路的自启动设计若由JK触发器实现，驱动方程为：第85页/共89页第八十六页，编辑于星期一：十四点 十二分。87*6.4.2 时序逻辑电路的自启动设计此电路是可以自启动的此电路是可以自启动的1JC11KQQ1JC11KQQ1JC11KQQCCLK逻辑电路图第86页/共89页第八十七页，编辑于星期一：十四点 十二分。88注：修改输出端逻辑式时，也可以修改其它两端，这视得到的状态方程最简而定。注意：在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。*6.4.2 时序逻辑电路的自启动设计001100010101110111011/0/0/0/0/0/0/1321QQQ/C000/0第87页/共89页第八十八页，编辑于星期一：十四点 十二分。89基本要求：掌握同步时序电路的设计方法。作业：P354 题6-33第88页/共89页第八十九页，编辑于星期一：十四点 十二分。