ic笔试题目汇总

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1、数字IC设计工程师笔试面试经典100题1：什么就是同步逻辑与异步逻辑？同步逻辑就是时钟之间有固定得因果关系。异步逻辑就是各时钟之间没有固定得因果关系。同步时序逻辑电路得特点：各触发器得时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路得状态才能改变。改变后得状态将一直保持到下一个时钟脉冲得到来，此时无论外部输入x有无变化，状态表中得每个状态都就是稳定得。异步时序逻辑电路得特点：电路中除可以使用带时钟得触发器外，还可以使用不带时钟得触发器与延迟元件作为存储元件，电路中没有统一得时钟，电路状态得改变由外部输入得变化直接引起。2 :同步电路与异步电路得区别：同步电路：存储电路中所有触

2、发器得时钟输入端都接同一个时钟脉冲源，因而所有触发器得状态得变化都与所加得时钟脉冲信号同步。异步电路：电路没有统一得时钟，有些触发器得时钟输入端与时钟脉冲源相连，只有这些触发器得状态变化与时钟脉冲同步，而其她得触发器得状态变化不与时钟脉冲同步。3 :时序设计得实质：时序设计得实质就就是满足每一个触发器得建立/保持时间得要求。4 :建立时间与保持时间得概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端得数据必须保持不变得最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端得数据必须保持不变得最小时间。5:为什么触发器要满足建立时间与保持时间？因为触发器内部数据得形成就是需要一定得时

3、间得，如果不满足建立与保持时间，触发器将进入亚稳态，进入亚稳态后触发器得输出将不稳定，在0与1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后得值并不一定就是您得输入值。这就就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生得亚稳态传播到后面逻辑中，导致亚稳态得传播。（比较容易理解得方式）换个方式理解：需要建立时间就是因为触发器得D端像一个锁存器在接受数据，为了稳定得设置前级门得状态需要一段稳定时间；需要保持时间就是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。6:什么就是亚

4、稳态？为什么两级触发器可以防止亚稳态传播？这也就是一个异步电路同步化得问题。亚稳态就是指触发器无法在某个规定得时间段内到达一个可以确认得状态。使用两级触发器来使异步电路同步化得电路其实叫做一位同步器”她只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播得原理：假设第一级触发器得输入不满足其建立保持时间，它在第一个脉冲沿到来后输出得数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出得亚稳态数据在一段恢复时间后必须稳定下来，而且稳定得数据必须满足第二级触发器得建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端得数据满足其建立保持时间。同步器有效得条件：

5、第一级触发器进入亚稳态后得恢复时间+第二级触发器得建立时间=时钟周期。更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需得保持时间之与。最保险得脉冲宽度就是两倍同步时钟周期。所以，这样得同步电路对于从较慢得时钟域来得异步信号进入较快得时钟域比较有效，对于进入一个较慢得时钟域，则没有作用。7:系统最高速度计算(最快时钟频率)与流水线设计思想：同步电路得速度就是指同步系统时钟得速度，同步时钟愈快，电路处理数据得时间间隔越短，电路在单位时间内处理得数据量就愈大。假设Teo就是触发器得输入数据被时钟打入到触发器到数据到达触发器输出端得延时时间(Tco=Tsetpup+Thold)_；Tde

6、lay_就是组合逻辑得延时；Tsetup_就是D触发器得建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器得Q输出端需要得延时时间就是Teo，经过组合逻辑得延时时间为Tdelay，然后到达第二个触发器得D端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟得延迟必须大于Teo+Tdelay+Tsetup，也就就是说最小得时钟周期Tmin=Tco+Tdelay+Tsetup，即最快得时钟频率Fmax=1/Tmin。FPGA开发软件也就是通过这种方法来计算系统最高运行速度Fmax。因为_Tco与Tsetup_就是由具体得器件工_艺决定得，故设计电路时只能改变组合逻辑得延迟时间

7、Tdelay，所以说缩短触发器间组合逻辑得延时时间就是提高同步电路速度得关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩提高电路得工作频率。可以将较大得组合逻辑分解为较小得N块，通过适当得方法平均分配组合逻辑，然后在中间插入触发器，并与原触发器使用相同得时钟，就可以避免在两个触发器之间出现过大得延时，消除速度瓶颈，这样可以提高电路得工作频率。这就就是所谓流水线技术得基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统得工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入

8、延时，另外硬件面积也会稍有增加。&时序约束得概念与基本策略？时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时可以综合布线工具调整映射与布局布线，使设计达到时序要求。附加时序约束得一般策略就是先附加全局约束，然后对快速与慢速例外路径附加专门约束。附加全局约束时，首先定义设计得所有时钟，对各时钟域内得同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑得PADTOPAD路径附加约束。附加专门约束时，首先约束分组之间得路径，然后约束快、慢速例外路径与多周期路径，以及其她特殊路径。9 :附加约束得作用？1 :提高设计得工作频率（减少

9、了逻辑与布线延时）；2:获得正确得时序分析报告；（静态时序分析工具以约束作为判断时序就是否满足设计要求得标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确得输出时序报告）3:指定FPGA/CPLD得电气标准与引脚位置。10 :FPGA设计工程师努力得方向：SOPC，高速串行I/O，低功耗，可靠性，可测试性与设计验证流程得优化等方面。随着芯片工艺得提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备得条件，尽量在上板之前查出bug，将发现bug得时间提前，这也就是一些公司花大力气设计仿真平台

10、得原因。另外随着单板功能得提高、成本得压力，低功耗也逐渐进入FPGA设计者得考虑范围，完成相同得功能下，考虑如何能够使芯片得功耗最低，据说altera、xilinx都在根据自己得芯片特点整理如何降低功耗得文档。高速串行10得应用，也丰富了FPGA得应用范围，象xilinx得v2pro中得高速链路也逐渐被应用。11 :对于多位得异步信号如何进行同步？12 对以一位得异步信号可以使用一位同步器进行同步”（使用两级触发器），而对于多位得异步信号，可以采用如下方法：1:可以采用保持寄存器加握手信号得方法（多数据，控制，地址）；2:特殊得具体应用电路结构，根据应用得不同而不同；3:异步FIFO。（最常用

11、得缓存单元就是DPRAM）:FPGA与CPLD得区别？CPLDFPGA内部结构Productterm（基于乘积项）LookupTable（基于查找表）程序存储内部EEPROM/FLASHSRAM，外挂EEPROM资源类型组合逻辑资源丰富时序逻辑资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂得算法速度慢快？其她资源一PLL、RAM与乘法器等保密性可加密一般不能保密13:锁存器（latch）与触发器（flip-flop）区别？电平敏感得存储器件称为锁存器。可分为高电平锁存器与低电平锁存器，用于不冋时钟之间得信号同步。有交叉耦合得门构成得双稳态得存储原件称为触发器。分为上升沿触发与下降沿触发。

12、可以认为就是两个不同电平敏感得锁存器串连而成。前一个锁存器决定了触发器得建立时间，后一个锁存器则决定了保持时间。14 :FPGA芯片内有哪两种存储器资源？FPGA芯片内有两种存储器资源：一种叫BLOCKRAM,另一种就是由LUT配置成得内部存储器（也就就是分布式RAM）。BLOCKRAM由一定数量固定大小得存储块构成得，使用BLOCKRAM资源不占用额外得逻辑资源，并且速度快。但就是使用得时候消耗得BLOCKRAM资源就是其块大小得整数倍。15 :什么就是时钟抖动？时钟抖动就是指芯片得某一个给定点上时钟周期发生暂时性变化，也就就是说时钟周期在不同得周期上可能加长或缩短。它就是一个平均值为0得平

13、均变量。:FPGA设计中对时钟得使用？（例如分频等）FPGA芯片有固定得时钟路由，这些路由能有减少时钟抖动与偏差。需要对时钟进行相位移动或变频得时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟得偏差与抖动，还会使时钟带上毛刺。一般得处理方法就是采用FPGA芯片自带得时钟管理器如_PLLQLL或_DCM，或者把逻辑转换到触发器得D_输入（这些也就是对时钟逻辑操作得替代方案）。16 :FPGA设计中如何实现同步时序电路得延时？首先说说异步电路得延时实现：异步电路一半就是通过加bufer、两级与非门等来实现延时（我还没用过所以也不就是很清楚），但这就是不适合同步电路实现延时得。在同步电路中，对

14、于比较大得与特殊要求得延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小得延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。:FPGA中可以综合实现为RAM/ROM/CAM得三种资源及其注意事项？三种资源：BLOCKRAM，触发器（FF），查找表（LUT）;注意事项：1:在生成RAM等存储单元时，应该首选BLOCKRAM资源；其原因有二：第一：使用BLOCKRAM等资源，可以节约更多得FF与4-LUT等底层可编程单元。使用BLOCKRAM可以说就是不用白不用”，就是最大程度发挥器件效能，节约成本得一种体现；第二：BLOCKRAM就是一种可以配置得硬件结构，其可靠性与速度

15、与用LUT与REGISTER构建得存储器更有优势。17 :弄清FPGA得硬件结构，合理使用BLOCKRAM资源；:分析BLOCKRAM容量，高效使用BLOCKRAM资源；4:分布式RAM资源（DISTRIBUTERAM）:Xilinx中与全局时钟资源与DLL相关得硬件原语：常用得与全局时钟资源相关得刈inx器件原语包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。关于各个器件原语得解释可以参考FPGA设计指导准则p50部分。18 :HDL语言得层次概念？HDL语言就是分层次得、类型得，最常用得层次概念有系统与标准级、功能模块级，行为

16、级，寄存器传输级与门级。19 系统级，算法级，RTL级（行为级），门级，开关级:查找表得原理与结构？20 查找表（look-up-table）简称为LUT,LUT本质上就就是一个RAM。目前FPGA中多使用4输入得LUT，所以每一个LUT可以瞧成一个有4位地址线得16x1得RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路得所有可能得结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应得内容，然后输出即可:IC设计前端到后端得流程与EDA工具？设计前端也称逻辑设计，后端设计也称物理设计，两者并

17、没有严格得界限，一般涉及到与工艺有关得设计就就是后端设计。1:规格制定：客户向芯片设计公司提出设计要求。2：详细设计：芯片设计公司（Fabless）根据客户提出得规格要求，拿出设计解决方案与具体实现架构，划分模块功能。目前架构得验证一般基于systemC语言,对价后模型得仿真可以使用systemC得仿真工具。例如：CoCentric与VisualElite等。3:HDL编码：设计输入工具：ultra，visualVHDL等:仿真验证：modelsim5:逻辑综合：synplify:静态时序分析：synopsys得PrimeTime:形式验证:Synopsys得Formality、:寄生效应在I

18、C设计中怎样加以克服与利用（这就是我得理解，原题好像就是说，IC设计过程中将寄生效应得怎样反馈影响设计师得设计方案）？所谓寄生效应就就是那些溜进您得PCB并在电路中大施破坏、令人头痛、原因不明得小故障。它们就就是渗入高速电路中隐藏得寄生电容与寄生电感。其中包括由封装引脚与印制线过长形成得寄生电感；焊盘到地、焊盘到电源平面与焊盘到印制线之间形成得寄生电容；通孔之间得相互影响，以及许多其它可能得寄生效应。理想状态下，导线就是没有电阻，电容与电感得。而在实际中，导线用到了金属铜，它有一定得电阻率，如果导线足够长，积累得电阻也相当可观。两条平行得导线，如果互相之间有电压差异，就相当于形成了一个平行板电

19、容器（您想象一下）。通电得导线周围会形成磁场（特别就是电流变化时），磁场会产生感生电场，会对电子得移动产生影响，可以说每条实际得导线包括元器件得管脚都会产生感生电动势，这也就就是寄生电感。在直流或者低频情况下，这种寄生效应瞧不太出来。而在交流特别就是高频交流条件下，影响就非常巨大了。根据复阻抗公式，电容、电感会在交流情况下会对电流得移动产生巨大阻碍，也就可以折算成阻抗。这种寄生效应很难克服，也难摸到。只能通过优化线路，尽量使用管脚短得SMT元器件来减少其影响，要完全消除就是不可能得。21 :用flip-flop与logic-gate设计一个1位加法器，输入carryin与current-sta

20、ge，输出carryout与next-stage?carryout=carryin*current-stage;与门next-stage=carryin*currentage+carryin*current-stage与门，非门，或门(或者异或门)module(clk,current-stage,carryin,next-stage,carryout);inputclk,current-stage,carryin;outputnext-stage,carryout;always(posedgeclk)carryout=carryin¤t-stage;nextstage=:设计一个自

21、动饮料售卖机，饮料10分钱，硬币有5分与10分两种，并考虑找零，1、画出fsm(有限状态机)2、用verilog编程，语法要符合FPGA设计得要求3、设计工程中可使用得工具及设计大致过程？设计过程：1、首先确定输入输出，A=1表示投入10分，B=1表示投入5分，丫=1表示弹出饮料，Z=1表示找零。2、确定电路得状态，SO表示没有进行投币，S1表示已经有5分硬币。3、画出状态转移图。modulesell(clk,rst,a,b,y,z);inputclk,rst,a,b;outputy,z;parameters0=0,s1=1;regstate,next_state;always(posedge

22、clk)beginif(!rst)state=s0;elsestate=next_state;endalways(aorborcstate)beginy=0;z=0;case(state)s0:if(a=1&b=0)next_state=s1;elseif(a=O&b=1)beginnext_state=sO;y=1;endelsenext_state=s0;s1:if(a=1&b=0)beginnext_state=s0;y=1;endelseif(a=0&b=1)beginnext_state=s0;y=1;z=1;endelsenext_state=s0;default:next_sta

23、te=s0;endcaseendendmodule扩展：设计一个自动售饮料机得逻辑电路。它得投币口每次只能投入一枚五角或一元得硬币。投入一元五角硬币后给出饮料；投入两元硬币时给出饮料并找回五角。22 1、确定输入输出，投入一元硬币A=1，投入五角硬币B=1，给出饮料丫=1，找回五角Z=1；S2。SO,投入五角硬币为S1，投入一元硬币为画出转该转移图，根据状态转移图可以写成Verilog代码。2、确定电路得状态数，投币前初始状态为:什么就是”线与逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑就是两个输出信号相连可以实现与得功能。在硬件上，要用oc门来实现，由于不用0C门可能使灌电流过大，而

24、烧坏逻辑门、同时在输出端口应加一个上拉电阻。0C门就就是集电极开路门。od门就是漏极开路门。23 :什么就是竞争与冒险现象？怎样判断？如何消除？在组合电路中，某一输入变量经过不同途径传输后，至U达电路中某一汇合点得时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误得现象叫做冒险。(也就就是由于竞争产生得毛刺叫做冒险)。判断方法：代数法(如果布尔式中有相反得信号则可能产生竞争与冒险现象)；卡诺图：有两个相切得卡诺圈并且相切处没有被其她卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；解决方法：1:加滤波电容，消除毛刺得影响；2:加选通信号，避开毛刺；3:增加冗余项消除逻辑冒险。门

25、电路两个输入信号同时向相反得逻辑电平跳变称为竞争；由于竞争而在电路得输出端可能产生尖峰脉冲得现象称为竞争冒险。如果逻辑函数在一定条件下可以化简成Y=A+A或Y=AA则可以判断存在竞争冒险现象(只就是一个变量变化得情况)。24 消除方法，接入滤波电容，引入选通脉冲，增加冗余逻辑:您知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL(EmitterCoupledLogic)、PECL(Pseudo/PositiveEmitterCoupledLogic)、LVDS(LowVoltageDifferentialSignaling

26、)、GTL(GunningTransceiverLogic)、BTL(BackplaneTransceiverLogic)、ETL(enhancedtransceiverlogic)、GTLP(GunningTransceiverLogicPlus)；RS232、RS422、RS485(12V,5V,3、3V)；也有一种答案就是：常用逻辑电平：12V,5V,3、3V。TTL与CMOS不可以直接互连，由于TTL就是在0、3-3、6V之间，而CMOS则就是有在12V得有在5V得。CMOS输出接到TTL就是可以直接互连。TTL接到_CMOS需要在输出端口加一上拉电阻接到5V或者12V。用CMOS可直

27、接驱动TTL;加上拉电阻后，TTL可驱动CMOS、上拉电阻用途：1、当TTL电路驱动COMS电路时，如果TTL电路输出得高电平低于COMS电路得最低高电平(一般为3、5V)，这时就需要在TTL得输出端接上拉电阻，以提高输出高电平得值。2、OC门电路必须加上拉电阻，以提高输出得高电平值。3、为加大输出引脚得驱动能力，有得单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造成损坏，不用得管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片得管脚加上拉电阻来提高输出电平，从而提高芯片输入信号得噪声容限增强抗干扰能力。6、提高总线得抗电磁干扰能力。管脚悬空就比较容易接受外

28、界得电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻就是电阻匹配，有效得抑制反射波干扰。上拉电阻阻值得选择原则包括：1、从节约功耗及芯片得灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够得驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大得上拉电阻可能边沿变平缓。综合考虑以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理。OC门电路必须加上拉电阻，以提高输出得高电平值。OC门电路要输出“1时才需要加上拉电阻不加根本就没有高电平在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻总之加上拉电阻能够提高驱动能力。25 :IC设

29、计中同步复位与异步复位得区别？同步复位在时钟沿变化时，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。26 :MOORE与MEELEY状态机得特征？Moore状态机得输出仅与当前状态值有关，且只在时钟边沿到来时才会有状态变化。Mealy状态机得输出不仅与当前状态值有关，而且与当前输入值有关。27 :多时域设计中，如何处理信号跨时域？不同得时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器得亚稳态信号对下级逻辑造成影响。28 信号跨时钟域同步：当单个信号跨时钟域时，可以

30、采用两级触发器来同步：数据或地址总线跨时钟域时可以采用异步FIFO_来实现时钟同步；第三种方法就就是采用握手信号。:说说静态、动态时序模拟得优缺点？静态时序分析就是采用穷尽分析方法来提取出整个电路存在得所有时序路径，计算信号在这些路径上得传播延时，检查信号得建立与保持时间就是否满足时序要求，通过对最大路径延时与最小路径延时得分析，找出违背时序约束得错误。它不需要输入向量就能穷尽所有得路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面得时序功能检查，而且还可利用时序分析得结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计得验证中。29 动态时序模拟就就是通常得仿真，

31、因为不可能产生完备得测试向量，覆盖门级网表中得每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在得时序问题；:一个四级得Mux,其中第二级信号为关键信号如何改善timing、？30 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为什么？）:给出一个门级得图，又给了各个门得传输延时，问关键路径就是什么，还问给出输入，使得输出依赖于关键路径？关键路径就就是输入到输出延时最大得路径，找到了关键路径便能求得最大时钟频率。31 :为什么一个标准得倒相器中P管得宽长比要比N管得宽长比大？与载流子有关，P管就是空穴导电，N管就是电子导电，电子得迁移率大于空穴

32、，同样得电场下，N管得电流大于P管，因此要增大P管得宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平得噪声容限一样、充电放电得时间相等。32 :用mos管搭出一个二输入与非门？92页与非门：上并下串或非门：上串下并33 图3.3.27CMOS与非门_1|乙图3.3.28CMOS或非门:画出NOT,NAND,NOR得符号滇值表，还有transistorlevel（晶体管级）得电路？34 117页一134页:画出CMOS得图，画出tow-to-onemuxgate、？Y=SA+SB利用与非门与反相器，进行变换后Y=（SA）*（SA）个与非门，一个反相器。也可以用传输门来实现数据选择

33、器或者就是异或门。40 A按控制端B接输入堤Y=AB+Aff将B號曲C就变成丁鍬据地祥器WAEAC其中:B连接得就是地址输入端，A与A非连接得就是数据选择端,F对应得得就是输出端使能端固定接地置零(没有画出来卜Y=BA+BA利用4选1实现F(x,y,z)=xz+yzF(x,y,z)=xyz+xyz+xyz+xyz=xy0+xyz+xyz+xy1Y=ABD0+ABD1+ABD2+ABD3所以D0=0，D仁z，D2=z，D3=1:画出CMOS电路得晶体管级电路图，实现Y=A*B+C(D+E)、？画出Y=A*B+C得CMOS电路图，画出Y=A*B+C*D得CMOS电路图。41 利用与非门与或非门实现

34、Y=A*B+C(D+E)=(AB)(CD)(CE)三个两输入与非门，一个三输入与非门Y=A*B+C=(AB)C一个反相器，两个两输入与非门Y=A*B+C*D=(AB)(CD)三个两输入与非门:用与非门等设计全加法器？数字电子技术基础192页。rS=(ArBfCIrABfCl-AfBCIABCll)fco=(AfBfwcrAfcry旧通过摩根定律化成用与非门实现。:A,B,C,D,E进行投票，多数服从少数，输出就是F(也就就是如果A,B,C,D,E中1得个数比0多，那么F输出为1,否则F为0),用与非门实现，输入数目没有限制？(与非-与非形式)先画出卡诺图来化简，化成与或形式，再两次取反便可。4

35、2 :画出一种CMOS得D锁存器得电路图与版图？I0S5,3.5利用CMOS传输门纽嵐的电平龜发D融发器(透明裁锁存器)也可以将右图中得与非门与反相器用CMOS电路画出来。43 :LATCH与DFF得概念与区别？44 :latch与register得区别,为什么现在多用register、行为级描述中latch如何产生得?latch就是电平触发，register就是边沿触发，register在同一时钟边沿触发下动作，符合同步电路得设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当得应用latch则会大量浪费芯片资源。45 :用D触发器做个二分频得电路？画出逻辑电路？modu

36、lediv2(clk,rst,clk_out);inputclk,rst;outputregclk_out;always(posedgeclk)beginif(!rst)clk_out=0;elseclk_outCLKQ&EE砂现实工程设计中一般不采用这样得方式来设计，二分频一般通过得到得分频信号没有相位差。或者就是从Q端引出加一个反相器。DCM来实现。通过DCM46 :什么就是状态图？状态图就是以几何图形得方式来描述时序逻辑电路得状态转移规律以及输出与输入得关系。47 :用您熟悉得设计方式设计一个可预置初值得7进制循环计数器,15进制得呢？modulecounter7(clk,rst,loa

37、d,data,cout);inputclk,rst,load;input2:0data;outputreg2:0cout;always(posedgeclk)beginif(!rst)cout=3d0;elseif(load)cout=3d6)cout=3d0;elsecout=cout+3d1;48 endendmodule:您所知道得可编程逻辑器件有哪些？49 PAL，PLA，GAL，CPLD，FPGA:用Verilog或VHDL写一段代码，实现消除一个glitch(毛刺)？50 将传输过来得信号经过两级触发器就可以消除毛刺。(这就是我自己采用得方式：这种方式消除毛刺就是需要满足一定条件得

38、，并不能保证一定可以消除)module(clk,data,q_out)inputclk,data;outputregq_out;regq1;always（posedgeclk）beginq1=data;q_out=q1;endendmodule:SRAM,FALSHMEMORY,DRAM,SSRAM及SDRAM得区别？SRAM:静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM需要不停得REFRESH，制造成本较高，通常用来作为快取（CACHE）记忆体使用。FLASH:闪存，存取速度慢，容量大，掉电后数据不会丢失DRAM:动态随机存储器，必须不断得重新得加强（REFRESHE

39、D）电位差量，否则电位差将降低至无法有足够得能量表现每一个记忆单位处于何种状态。价格比SRAM便宜，但访问速度较慢，耗电量较大，常用作计算机得内存使用。SSRAM:即同步静态随机存取存储器。对于SSRAM得所有访问都在时钟得上升/下降沿启动。地址、数据输入与其它控制信号均于时钟信号相关。SDRAM:即同步动态随机存取存储器。51 :有四种复用方式，频分多路复用，写出另外三种？四种复用方式：频分多路复用（FDMA），时分多路复用（TDMA），码分多路复用（CDMA），波分多路复用（WDMA）。52 :ASIC设计流程中什么时候修正Setuptimeviolation与Holdtimeviolat

40、ion?如何修正？解释setup与holdtimeviolation，画图说明，并说明解决办法。（威盛VIA2003、11、06上海笔试试题）见前面得建立时间与保持时间，violation违反，不满足:给出一个组合逻辑电路，要求分析逻辑功能。所谓组合逻辑电路得分析，就就是找出给定逻辑电路输出与输入之间得关系，并指出电路得逻辑功能。分析过程一般按下列步骤进行：1:根据给定得逻辑电路，从输入端开始，逐级推导出输出端得逻辑函数表达式。53 2:根据输出函数表达式列出真值表；3:用文字概括处电路得逻辑功能；:如何防止亚稳态？亚稳态就是指触发器无法在某个规定时间段内达到一个可确认得状态。当一个触发器进入

41、亚稳态时，既无法预测该单元得输出电平，也无法预测何时输出才能稳定在某个正确得电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用得输出电平可以沿信号通道上得各个触发器级联式传播下去。解决方法：1降低系统时钟频率2用反应更快得FF3引入同步机制，防止亚稳态传播（可以采用前面说得加两级触发器）。4改善时钟质量，用边沿变化快速得时钟信号:基尔霍夫定理得内容基尔霍夫定律包括电流定律与电压定律：电流定律：在集总电路中，在任一瞬时，流向某一结点得电流之与恒等于由该结点流出得电流之与。电压定律：在集总电路中，在任一瞬间，沿电路中得任一回路绕行一周，在该回路上电动势之与恒等于各

42、电阻上得电压降之与。54 :描述反馈电路得概念，列举她们得应用。反馈，就就是在电路系统中，把输出回路中得电量（电压或电流）输入到输入回路中去。反馈得类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈得优点：降低放大器得增益灵敏度，改变输入电阻与输出电阻，改善放大器得线性与非线性失真，有效地扩展放大器得通频带，自动调节作用。电压负反馈得特点：电路得输出电压趋向于维持恒定。电流负反馈得特点：电路得输出电流趋向于维持恒定。:有源滤波器与无源滤波器得区别无源滤波器：这种电路主要有无源元件R、L与C组成有源滤波器：集成运放与R、C组成，具有不用电感、体积小、重量轻等优点。集成

43、运放得开环电压增益与输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定得电压放大与缓冲作用。但集成运放带宽有限，所以目前得有源滤波电路得工作频率难以做得很高。55 :给了reg得setup，hold时间，求中间组合逻辑得delay范围。TdelayTsetup+Thold+Tdelay（用来计算最高时钟频率）Tco=Tsetup+Thold即触发器得传输延时60、时钟周期为T,触发器D1得寄存器到输出时间（触发器延时Tco）最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2得建立时间T3与保持时间应满足什么条件。T3setupT+T2m

44、ax时钟沿到来之前数据稳定得时间（越大越好），一个时钟周期T加上最大得逻辑延时。T3holdT1min+T2min时钟沿到来之后数据保持得最短时间，一定要大于最小得延时也就就是T1min+T2min61、给出某个一般时序电路得图，有Tsetup,Tdelay,Tck-q（Teo），还有clock得delay,写出决定最大时钟得因素，同时给出表达式。T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;保持时间与时钟周期无关62、实现三分频电路，3/2分频电路等（偶数倍分频奇数倍分频）图2就是3分频电路，用JK-FF实现3分频很方便，不需要

45、附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必须附加译码反馈电路，如图2所示得译码复位电路，强制计数状态返回到初始全零状态，就就是用NOR门电路把Q2，Q仁“11B得状态译码产生“H”平复位脉冲，强迫FF1与FF2同时瞬间（在下一时钟输入Fi得脉冲到来之前）复零，于就是Q2，Q仁“11B状态仅瞬间作为毛刺”存在而不影响分频得周期，这种毛刺”仅在Q1中存在，实用中可能会造成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2作为输出。D-FF得3分频，还可以用AND门对Q2，Q1译码来实现返回复零。63、名词解释CMOS（ComplementaryMetalOx

46、ideSemiconductor），互补金属氧化物半导体，电压控制得一种放大器件。就是组成CMOS数字集成电路得基本单元。MCU（MicroControllerUnit）中文名称为微控制单元，又称单片微型计算机（SingleChipMicrocomputer）或者单片机，就是指随着大规模集成电路得出现及其发展，将计算机得CPU、RAM、ROM、定时数计器与多种I/O接口集成在一片芯片上，形成芯片级得计算机，为不同得应用场合做不同组合控制。RISC（reducedinstructionsetcomputer，精简指令集计算机）就是一种执行较少类型计算机指令得微处理器，起源于80年代得MIPS主机

47、（即RISC机），RISC机中采用得微处理器统称RISC处理器。这样一来，它能够以更快得速度执行操作（每秒执行更多百万条指令，即MIPS)。因为计算机执行每个指令类型都需要额外得晶体管与电路元件，计算机指令集越大就会使微处理器更复杂，执行操作也会更慢。CISC就是复杂指令系统计算机(ComplexInstructionSetComputer)得简称，微处理器就是台式计算机系统得基本处理部件，每个微处理器得核心就是运行指令得电路。指令由完成任务得多个步骤所组成，把数值传送进寄存器或进行相加运算。DSP(digitalsignalprocessor)就是一种独特得微处理器，就是以数字信号来处理大量

48、信息得器件。其工作原理就是接收模拟信号，转换为0或1得数字信号。再对数字信号进行修改、删除、强化，并在其她系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，就是数字化电子世界中日益重要得电脑芯片。它得强大数据处理能力与高运行速度，就是最值得称道得两大特色。FPGA(FieldProgrammableGateArray)，即现场可编程门阵列，它就是在PAL、GAL、CPLD等可编程器件得基础上进一步发展得产物。它就是作为专用集成电路(ASIC)领域中得一种半定制电路而出现得，既解决了定制电路得不足，又克服

49、了原有可编程器件门电路数有限得缺点。ASIC:专用集成电路，它就是面向专门用途得电路，专门为一个用户设计与制造得。根据一个用户得特定要求，能以低研制成本，短、交货周期供货得全定制，半定制集成电路。与门阵列等其它ASIC(ApplicationSpecificIC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点PCI(PeripheralComponentInterconnect)外围组件互连，一种由英特尔(Intel)公司1991年推出得用于定义局部总线得标准。ECC就是“ErrorCorrectingCode得简写，中文名称就

50、是错误检杳与纠正”。ECC就是一种能够实现错误检杳与纠正”得技术，ECC内存就就是应用了这种技术得内存，一般多应用在服务器及图形工作站上，这将使整个电脑系统在工作时更趋于安全稳定。DDR=DoubleDataRate双倍速率同步动态随机存储器。严格得说DDR应该叫DDRSDRAM，人们习惯称为DDR，其中，SDRAM就是SynchronousDynamicRandomAccessMemory得缩写，即同步动态随机存取存储器。IRQ全称为InterruptRequest，即就是中断请求”得意思(以下使用IRQ称呼)。IRQ得作用就就是在我们所用得电脑中，执行硬件中断请求得动作，用来停止其相关硬件

51、得工作状态USB,就是英文UniversalSerialBUS(通用串行总线)得缩写，而其中文简称为通串线,就是一个外部总线标准，用于规范电脑与外部设备得连接与通讯。64、三极管特性曲线BIOS就是英文BasicInputOutputSystem得缩略语，直译过来后中文名称就就是”基本输入输出系统。其实，它就是一组固化到计算机内主板上一个ROM芯片上得程序，它保存着计算机最重要得基本输入输出得程序、系统设置信息、开机后自检程序与系统自启动程序。其主要功能就是为计算机提供最底层得、最直接得硬件设置与控制。3.5.2就撓型三扳首的特性曲经()人特性曲说出将性曲堆65、PleaseshowtheCM

52、OSinverterschematic,layoutanditscrosssectionwithP-wellprocess、Plotitstransfercurve(Vout-Vin)andalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威盛笔试题circuitdesign-beijing-03、11、09)66、TodesignaCMOSinverterwithbalaneeriseandfalltime,pleasedefinetherationofchannelwidthofPMOSa

53、ndNMOSandexplain?P管要比N管宽67、PleasedrawthetransistorlevelschematicofaCMOS2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge、(lessdelaytime)。(威盛笔试题circuitdesign-beijing-03、11、09)68、为了实现逻辑Y=AB+AB+CD，请选用以下逻辑中得一种，并说明为什么？1)INV2)AND3)OR4)NAND5)NOR6)XOR答案：NAND(未知)69、用波形表示D触发器得功能。（扬智电子笔试）CL

54、KkE/I-L一UUtLV/6-1|r*J17O=1t70、用传输门与倒向器搭一个边沿触发器（DFF）。團乩用隔倍戯甲鮭堆M粒发器坦血的边梏总址19通过级联两个D锁存器组成71、用逻辑门画出D触发器。电平触发得D触发器（D锁存器）牢记!CLK込边沿触发得D触发器，有两个D锁存器构成11I72、画出DFF得结构图,用verilog实现之。moduledff(clk,d,qout);inputclk,d;outputqout;regqout;always(posedgeclk)beginif(!reset)qout=0;elseqout=d;endendmodule73、画出一种CMOS得D锁存器

55、得电路图与版图。1I或者就是利用前面与非门搭得D锁存器实现74、用filp-flop与logic-gate设计一个1位加法器，输入carryin与current-stage，输出carryout与next-stage、75、用D触发器做个4进制得计数。按照时序逻辑电路得设计步骤来：1、写出状态转换表2、寄存器得个数确定3、状态编码4、卡诺图化简5、状态方程，驱动方程等阎石数字电路P31476、实现N位JohnsonCounter,N=5。78、数字电路设计当然必问Verilog/VHDL，如设计计数器。79、请用HDL描述四位得全加法器、5分频电路。moduleadder4(a,b,ci,s,

56、co);inputci;input3:0a,b;outputco;output3:0s;assignco,s=a+b+ci;endmodulemodulediv5(clk,rst,clk_out);inputclk,rst;outputclk_out;reg3:0count;always(posedgeclk)beginif(!rst)begincount=0;clk_out=0;endelseif(count=3d5)begincount=0;clk_out=clk_out;endelsecount=count+1;endendmodule实现奇数倍分频且占空比为50%得情况:moduled

57、iv7(clk,reset_n,clkout);inputclk,reset_n;outputclkout;reg3:0count;regdiv1;regdiv2;always(posedgeclk)beginif(!reset_n)count=3b000;elsecase(count)3b000:count=3b001;3b001:count=3b010;3b010:count=3b011;3b011:count=3b100;3b100:count=3b101;3b101:count=3b110;3b110:count=3b000;default:count=3b000;endcaseend

58、always(posedgeclk)beginif(!reset_n)divl=1b0;elseif(count=3b000)divl=divl;endalways(negedgeclk)beginif(!reset_n)div2=1b0;elseif(count=3b100)div2=div2;endassignclkout=divlAdiv2;endmodule80、用VERILOG或VHDL写一段代码，实现10进制计数器。modulecounter10（clk,rst,count）;inputclk,rst;output3:0count;reg3:0count;always（posedg

59、eclk）beginif（!rst）count=4d9）count=0;elsecount=count+1;endendmodule81、描述一个交通信号灯得设计。按照时序逻辑电路得设计方法：82、画状态机，接受1，2，5分钱得卖报机，每份报纸5分钱。（扬智电子笔试）1、确定输入输出，投1分钱A=1，投2分钱B=1，投5分钱C=1，给出报纸丫=12、确定状态数画出状态转移图，没有投币之前得初始状态S0,投入了1分硬币S1，投入了2分硬币S2，投入了3分硬币S3，投入了4分硬币S4。3、画卡诺图或者就是利用verilog编码83、设计一个自动售货机系统，卖soda水得，只能投进三种硬币，要正确得

60、找回钱数。（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计得要求。84、设计一个自动饮料售卖机，饮料10分钱，硬币有5分与10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计得要求；（3）设计工程中可使用得工具及设计大致过程。1、输入A=1表示投5分钱，B=1表示投10分钱，输出丫=1表示给饮料，Z=1表示找零2、确定状态数，没投币之前S0，投入了5分S185、画出可以检测10010串得状态图拼verilog实现之。1、输入data,1与0两种情况，输出丫=1表示连续输入了100102、确定状态数没输入之前

61、S0,输入一个0到了S1,10为S2,010为S3,0010为S486、用FSM实现101101得序列检测模块。a为输入端，b为输出端，如果a连续输入为101101则b输出为1,否则为0。例如a:10110100110b:请画出statemachine;请用RTL描述其statemachine。确定状态数，没有输入或输入0为S0，1为S1，01为S2,101为S3,1101为S4，01101为S5。知道了输入输出与状态转移得关系很容易写出状态机得verilog代码，一般采用两段式状态机87、给出单管DRAM得原理图图7.3.6单管动态MOS存储单元88、什么叫做OTP片（OTP（一次性可编程）

62、、掩膜片，两者得区别何在？OTP与掩膜OTP就是一次性写入得单片机。过去认为一个单片机产品得成熟就是以投产掩膜型单片机为标志得。由于掩膜需要一定得生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小得特点。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在系统编程技术（InSystemProgramming）。未编程得OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出得编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP芯片时容易出现得芯片与写入器接触不好得问

63、题。使OTP得裸片得以广泛使用，降低了产品得成本。编程线与I/O线共用，不增加单片机得额外引脚。而一些生产厂商推出得单片机不再有掩膜型，全部为有ISP功能得OTP。89、您知道得集成电路设计得表达方式有哪几种？90、描述您对集成电路设计流程得认识。（仕兰微面试题目）制定规格书-任务划分-设计输入-功能仿真-综合-优化-布局布线-时序仿真时序分析-芯片流片-芯片测试验证91、描述您对集成电路工艺得认识。（仕兰微面试题目）工艺分类：TTL,CMOS两种比较流行，TTL速度快功耗高，CMOS速度慢功耗低。集成电路得工艺主要就是指CMOS电路得制造工艺，主要分为以下几个步骤：衬底准备氧化、光刻-扩散与离子注入-淀积-刻蚀-平面化。92、简述FPGA等可编程逻辑器件设计流程。通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。图FPGA英型设计流稈1、设计输入。Verilog或VHDL编写代码。2、前仿真（功能仿真）。设计得电路必须在布