数字电路与逻辑设计复习提纲

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1、 总复习 第一章 逻辑代数基础 一。 基本概念 1 正负逻辑 高电平用1表示，低电平用0表示一一一正逻辑： 高电平用0表示，低电平用1表示一一一负逻辑。 2数制与码制 常用数制及其转换(二、八、十、十六进制)； 常用碥码(8421BCD、2421BCD、5421BCD、余3码等)。 二基本运算及公式法化简 1 与、或、非、与非、或非、异或、同或运算及逻辑符号； 2 基本公式及常用公式； 3 反演及对偶规则 (注意：反演时只对变量取反；运算顺序不变：用规则求反演式或对偶式不需要化简)； 4 公式法化简一一一最简与或式(注意：解题步骤完整)： 5定向化简一一一与非与非式、或非或非式及与或非式。 三

2、卡诺图化简 1 最小项、最小项表达式、最小项卡诺图：2 用最小项卡诺图化简逻辑函数(注意：认真填图、圈图，正确写出函数；充分利用任意项) 第二章 门电路 一 二极管与门、或门、三极管反相器 二极管与门、或门、三极管反相器的电路形式及工作原理。 二TTL门电路1 TTL与非门基本工作原理；2 TTL与非门外特性（传输特性、输入特性、扇出系数）； 3其它TTL门电路的分析方法、电路特点及逻辑符号。 三MOS门电路 1增强型NMOS反相器CMOS反相器的电路结构、工作原理及特点； 2其它NMOS、CMOS门电路的功能分析； NMOS门电路： 驱动管串联后接负载管一一一与非 驱动管并联后接负载管一一一

3、或非 (注意：先分析与同一负载管相连接的所有驱动管的串并联关系，然 后再考虑接负载管后的反相关系。) CMOS门电路： 驱动管串，负载管并，且两两互补连接一一一与非 驱动管并，负载管串，且两两互补连接一一一或非 (注意：先分析所有驱动管的串并联关系，然后分析相应负载管的并 串联关系，最后考虑反相关系。) 第三章 组合逻辑电路 一组合逻辑电路分析 。， 1。 小规模组合电路分析： 步骤： 逻辑图 写表达式 列真值表(必要时先化简) 分析逻辑功能 注意：分析步骤完整，每一步都要仔细。 2。 中规模组合电路分析： 步骤： 写出中规模器件输出表达式； 代入输入变量，求出函数的输出表达式： 列真值表(必

4、要时先进行化简)； 分析逻辑功能。 二、小规模组合电路设计 设计步骤： 逻辑功能 设变量 列真值表 化简及定向变换 画逻辑图 注意：设计步骤一定要完整，包括画卡诺图化简等 三、中规模组合逻辑器件及其应用 1 全加器：基本功能：两个四位二进制加法运算，具有低位进位和向高位进位端。 熟悉逻辑符号及功能表； 用全加器实现组合逻辑函数： 基本设计思想： 已知的输入信号作为全加器的一个加数，函数的输出为全加器的本位和及进位，用 (和)(一个加数)=(另一个另数)，求出另一个加数。 设计步骤： （1）设变量并与全加器的输入、输出端相对应： （2）列真值表：左边是已知变量的各种输入组合，作为一个已知加数；

5、中间是设计要求的输出值， 由进位和本位和输出； 右边是需要设计的另一个加数，其真值表由“和加数”给出。 （3）化简求另一加数各端的表达式； （4）画逻辑图(注意对低位进位端的处理)。 2 译码器：基本功能：将输入变量的每种组合对应一个输出端有效。 掌握译码器的逻辑符号、功能表及输出端表达式； 输出低有效表达式：每个输出端对应一个输入变量的最小项的非；输出高有效表达式：每个输出端对应一个输入变量的最小项； 用译码器实现组合逻辑函数： 用低有效译码器实现函数： 译码器+与非门 用高有效译码器实现函数： 译码器+或门 设计步骤： （1）设变量并与译码器输入端相对应； （2）列真值表； （3）写出函数

6、的最小项表达式，并将其转换为用译码器输出端表示的与非式。 例如：用低有效译码器实现函数 F=m2+m5=m2m5=Y2Y5 （4）画逻辑图(注意输入、输出信号高低位的排列及使能端的处理)。 译码器扩展连接： 3 数据选择器： 基本功能：在控制信号作用下，选择一路输入送输出端输出。 逻辑符号、功能表及输出端表达式； 数选器扩展连接（注意输出端处理方法，注意高低位排列）； 用数选器实现逻辑函数：设计步骤：（1） 设变量；（2） 列真值表或画卡诺图，并与数选器真值表或卡诺图相比较； (3)降维处理； (4)确定输入变量与数选器控制端、数据输入端的对应关系： (5)画逻辑图(注意高低位及使能端)。4其

7、它中规模器件：编码器、比较器等。 基本功能； 逻辑符号及功能表； 扩展连接方法； 其它应用。第五章： 触发器一，各种触发器的功能及特点： 基本RSFF、钟控RSFF、主从JKFF、维阻DFF及其它边沿型FF的特征方程、状态转换表、状态转换图、激励表、波形图等。注意各种触发器接收信号的有效时刻及约束条件。二触发器应用 画触发器输出波形。 注意： 先写出输入端、控制端表达式，再画波形： 直接置0、置l端优先级最高； 注意触发器的有效触发电平： ， 注意主从触发器的一次空翻现象； 作图一定细心。第六章： 时序逻辑电路一 小规模时序电路分析与设计1小规模时序电路分析。分析步骤： 状态转换表、输出真值表

8、 状态转换图、波形图 2。小规模时序电路设计： 设计步骤： 根据设计要求确定设计时序： 根据设计时序列状态转换真值表及输出真值表； 根据状态转换表求触发器激励表； 化简求激励函数(注意利用多余状态化简) 求Q方程，列多余状态转换表； 画完整的状态转换图，检查电路自启动特性： 画逻辑图。 二，中规模时序逻辑部件 (一) 移位寄存器： 。 1掌握逻辑符号、功能表； 2弄清时序关系，分清左移、右移； 3移存器电路分析： 写出各输入端、控制端、输出端表达式 列状态转换表 画状态转换图 分析逻辑功能 4。移存型计数器设计： (二)异步计数器： 1异步二进制计数器： 异步二进制计数器的计数规律及触发特点

9、异步二进制计数器的电路特点：1)各触发器均为计数状态：2)根据计数规律及触 发器有效沿在低一级触发器输出端中确定触发器的CP信号。 波形图 3异步二五十进制计数器(74LS290)： 熟悉功能表及计数规律： 1)二进制、五进制、8421码十进制、5421码十进制的连接方法，输入输出端及高 低位排列： 2)清0、置9功能 实现N进制计数器：可以利用清0端设计，也可以利用置9端设计。 例如利用清0端设计，步骤如下： 1)确定有效状态：由全0状态连续递增到Nl状态，作为有效状态(共N个)： 2)确定反馈状态：状态N为反馈状态； 3)用反馈状态产生置位信号：将反馈状态N中为l的各位作为清0信号： 4)

10、画逻辑图。 (二) 同步计数器 74LSl61(160)同步四位二进制(十进制)计数器 熟悉功能表及各使能端作用，掌握计数规律： 扩展连接方法； 接成N进制计数器： 1)异步清0法： 利用异步清0端设计，其方法与290利用清0设计相同，但161、160清0低有效： 2)同步置数法：利用同步置数端设计，方法如下： a)确定并入数据(D3D0)： b)确定有效状态：由并入状态开始，连续递增N个状态，确定为有效状态： c)确定同步置数命令：连续递增的最后一个有效状态为产生同步置数命令/LD的 状态； d)画逻辑图。第七章 大规模集成电路 一只读存储器ROM 1ROM的组成原理； 2。ROM的基本功能： ， 1)存储信息(并行输出)： 2)实现组合逻辑函数(串行输出)o 3用ROM实现组合逻辑函数的方法： 1)没变量： 2)真值表； 3)写出函数的最小项表达式；， 4)画出ROM阵列逻辑图。 注意：(1)ROM管脚的高低位排列： (2)ROM管脚名与函数的输入变量的对应关系。二。动态MOS移位寄存器及随机读写存储器 1)动态MOS移位寄存器基本二厂作原理： 2)随机读写存储器RAM的基本二工作原理。