基于CPLD的汽车尾灯控制器设计报告

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1、 . . . 实验一 应用QartusII完成点亮LED设计一、实验目的通过此实验让用户逐步了解、熟悉和掌握FPGA开发软件QuartusII的使用方法与Verilog HDL的编程方法。本实验力求以详细的步骤和讲解让读者以最快的方式了解EDA技术开发以与软件的使用，从而快速入门并激起读者对EDA技术的兴趣。二、实验容本实验的容是建立可用于控制LED亮/灭的简单硬件电路，要求点亮SmartSOPC实验箱上的4个发光二极管（LED1、LED3、LED5和LED7）。具体包括：1）使用QuartusII建立工程；2）QuartusII工程设计；3）设置编译选项并编译硬件系统；4）下载硬件设计到目标

2、FPGA；5）观察LED的状态。三、实验原理FPGA器件同单片机一样，为用户提供了许多灵活独立的输入/输出I/O（单元）。FPGA每个I/O口可以配置为输入、输出、双向I/O、集电极开路和三态门等各种组态。做为输出口时，FPGA的I/O口可以吸收最大为24mA的电流，可以直接驱动发光二极管LED等器件。所以只要正确分配并锁定引脚后，在相应的引脚上输出低电平“0”，就可实现点亮该发光二极管的功能。四、实验步骤1）使用QuartusII建立工程（1）打开QuartusII软件并建立工程从FileNew Project Wizard来建立新的工程。工程向导对话框主要包括：a.指定项目目录、名称和顶层

3、实体。b.指定项目设计文件。c.指定该设计的Altera器件系列（本次实验涉与芯片为Cyclone系列的EP1C6Q240C8）。d.指定用于该项目的其他EDA工具。e.项目信息报告。（2）建立图形设计文件从FileNew打开新建文件对话框，选择Block/Schematic File单击OK建立空的图形设计文件并保存为led_test.bdf。（3）建立文本编辑文件从FileNew打开新建文件对话框，选择Verilog HDL File单击OK建立空的图形设计文件并保存为led.v。2）QuartusII工程设计（1）在Verilog HDL文件中编写源程序a在Project Navigat

4、or窗口的File标签中的led.v文件单击鼠标右键，在弹出的对话框中单击Set as Top-level Entiy选项。将led.v设置为顶层实体。b.选择ProcessingStartStart Analysis & Synthesis 进行综合编译，也可使用工具栏的综合编译按钮启动编译。c.若在编译过程中发现错误，则找出并改正错误，直到编译成功。（2）从设计文件创建模块a在Project Navigator窗口的File标签中的.bdf文件单击鼠标右键，在弹出的对话框中单击Set as Top-level Entiy选项。将.bdf设置为顶层实体。b在FileCreate/Updata

5、项选择Create Symbol File for Current file ，单击确定。生成led.bsf文件。（3）添加led.bsf模块到QuartusII顶层模块（4）添加引脚和其它基本单元（5）根据表3.1分配FPGA管脚（6）器件和管脚的其它设置将没有用到的管脚设置为三态输入。3）设置编译选项并编译硬件系统（1）设置编译选项（2）编译硬件系统在Project Navigator窗口的File标签中的led_test.bdf文件单击鼠标右键，在弹出的对话框中单击Set as Top-level Entiy选项。将led_test.bdf设置为顶层实体。选择ProcessingStar

6、t Compilation 进行全程编译，并改正出现的错误。出现的警告信息忽略不计。（3）查看编译报告4）下载硬件设计到目标FPGA使用下载电缆连接实验箱的JTAG口与主计算机，接通实验箱电源。下载生成的led_test.sof文件。5）观察LED的状态五、实验程序module led(led);output7:0led;assign led = 8b10101010;endmodule六、结果分析观察LED的状态，LED1，LED3，LED5，LED7，四个发光二极管亮。由于实验箱上发光二极管共阳级，所以当相应引脚输出为低电平时，发光二极管亮。可以修改程序中的assign语句中的led的取值

7、，实现将不同位置的led灯的点亮。实验二 流水灯实验一、实验目的通过此实验让用户进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法与Verilog HDL的编程方法。学习简单时序电路的设计和硬件测试。二、实验容本实验的容是建立可用于控制LED流水灯的简单硬件电路,要求在SmartSOPC实验箱上实现LED1-LED8发光二级管流水灯显示。三、实验原理（1）在LED1-LED8引脚上周期性的输出流水数据，如原来输出的数据是11111100则表示点亮LED1、LED2，流水一次后，输出的数据应该为11111000，而此时则应点亮LED1-LED3三个LED发光二级管。就可以实现LED流水灯

8、。为了观察方便，流水速率最好在2Hz左右。 （2）int_div分频模块说明：int_div模块是一个占空比为50%的任意整数分频器。输入时钟为clock，输入时钟为clk_out。更改F_DIV和F_DIV_WIDTH的参数值即可实现不同的分频系数。（3）系统框图如下：四、实验步骤1）启动QuartusII建立一个空白工程，然后命名为led_water.qpf（具体步骤参见实验一）。2）新建Verilog HDL源程序文件ledwater.v，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。3）从设计文件创建模块，由ledwater.v生成名为l

9、edwater.bsf的模块符号文件。4）将光盘中EDA_Component目录下的int_div.bsf和int_div.v拷贝到工程目录文件夹中。5）新建图形设计文件命名为led_water.bdf并保存。6）选择目标器件并对相应的引脚进行锁定。7）将led_water.bdf设置为顶层实体。对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。8）最后拿出跳线短接帽跳接到SmartSOPC实验箱上JP6的LED0-LED7，使LED1-LED8分别与FPGA引脚50、53-55、176和47-49相连。拿出Altera ByteBlasterII下载电

10、缆，并将此电缆的两端分别接到PC机的打印机并口和QuickSOPC核芯板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到FPGA器件中，此时，即可在SmartSOPC实验箱上看到流水灯。9）更改分频模块（int_div）的分频系数，并重新编译下载，观察流水灯的变化。五、实验程序- 19 - / 19module ledwater(led,clk);output7:0led;inputclk;reg8:0led_r;assign led = led_r7:0; always (posedge clk)beginled_r = led_r 1;if(led_r = 9d0)led_r =

11、16d4800000) Q = 16d0;Q = Q+1b1;end assign clkout = (Q=16d2400000)?1b1:1b0;endmodule六、结果分析观察实验箱上的led灯按照led1led8的顺序依次点亮无限循环，从左向右依次点亮。更改分频系数，修改F_DIV和F_DIV_WIDTH的值，如F_DIV=4800 0000，F_DIV_WIDT=26，则led灯点亮速度较之前有所减慢。若将程序中led_r=led_r1;改为led_r1;则即可实现流水方向的改变。除了使用图形文件的顶层文件格式也可使用文本文件。示例程序如下：module topled (clock,

12、led);input clock;output 7:0led;wire p;int_div u1( .clock(clock),.clk_out(p);ledwater u2(.clk(p),.led(led);endmodule实验三 键盘、LED发光实验一、实验目的通过此实验让用户进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法与Verilog HDL的编程方法，熟悉以Verilog HDL文件为顶层模块的设计。学习和体会分支条件语句case的使用方法与FPGA I/O口的输出控制。二、实验容本实验的容是要求在SmartSOPC实验箱上完成对8个键盘KEY1-KEY8进行监控，一

13、旦有键输入判断其键值，并点亮相应个发光二级管，如若KEY3按下，则点亮LED1-LED3发光管。三、实验原理FPGA的所有I/O控制块允许每个I/O引脚单独配置为输入口，不过这种配置是系统自动完成的，一旦该I/O口被设置为输入口使用时（如定义key0为输入引脚：input key0；），该I/O控制模块将直接使三态缓冲区的控制端接地，使得该I/O引脚对外呈高阻态，这样该I/O引脚即可用作专用输入引脚。只要正确分配并锁定引脚后，一旦在KEY1-KEY8中有键输入，在检测到键盘输入的情况下，继续判断其键盘值并作出相应的处理。四、实验步骤1）启动QuartusII建立一个空白工程，然后命名为keyl

14、ed.qpf（具体步骤参见实验一）。2）新建Verilog HDL源程序文件keyled.v，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。3）选择目标器件并对相应的引脚进行锁定。4）对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。5）最后拿出跳线短接帽跳接到JP6的LED0-LED7、KEY1-KEY8使LED1-LED8和KEY1-KEY8和芯片对应的引脚相连。拿出下载电缆，并将此电缆的两端分别接到PC机的并口和QuickSOPC核芯板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到FPGA

15、器件中，观察发光管LED1-LED8的亮灭状态，按下KEY1-KEY8的任一键，再次观察发光管的状态。五、实验程序module keyled(key,led);input7:0 key;output7:0led;reg7:0led_r;reg7:0buffer_r;assign led = led_r;always(key)beginbuffer_r = key;case(buffer_r)8b11111110:led_r = 8b11111110;8b11111101:led_r = 8b11111100;8b11111011:led_r = 8b11111000;8b11110111:le

16、d_r = 8b11110000;8b11101111:led_r = 8b11100000;8b11011111:led_r = 8b11000000;8b10111111:led_r = 8b10000000;8b01111111:led_r = 8b00000000;default:led_r = 8b11111111;endcaseendendmodule六、结果分析程序下载后管擦发光管led1到led8处于不亮状态，按下key1，led1亮，按下key2，led1和led2亮按下key3则led1到led3亮；按下key4则led1到led4都亮实现键盘控制led亮灯。由于核心板只有

17、4个按键所以只能测试key1-key4的功能。实验四 静态数码管显示实验一、实验目的学习7段数码管显示译码器的设计，进一步了解、熟悉和掌握FPGA开发软件QuartusII的使用方法与Verilog HDL的编程方法，学习LPM兆功能模块的调用。二、实验容本实验的容是建立7段译码显示模块，用于控制LED数码管的静态显示。要求在SmartSOPC实验箱上的数码管依次显示0-9和A-F的16个字符。三、实验原理（1）常见的数码管有共阴和共阳2中，共阴数码管是将8个发光二极管的阴极连接在一起作为公共端，共阳级数码管是将8个发光二极管的阳极连接在一起最为公共端。公共端常被称作位码，而将其他的8位作段码

18、。（2）本实验通过分频模块int_div分频得到1Hz的频率信号，加载于4位计数器的时钟输入端，计数循环输出0-9、A-F 16个数。最后通过七段译码模块译码后在数码管上显示出来。（3）系统框图如下：四、实验步骤1）启动QuartusII建立一个空白工程，然后命名为sled.qpf（具体步骤参见实验一）。2）新建Verilog HDL源程序文件decl7s.v，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。3）从设计文件创建模块，由decl7s.v生成名为decl7s.bsf的模块符号文件。4）将光盘中EDA_Component目录下的int_d

19、iv.bsf和int_div.v拷贝到工程目录。5）添加4位计数器兆功能模块。从ToolsMegaWizard Plug-In Manager打开添加兆功能模块向导，新建兆功能模块。6）新建图形设计文件命名为sled.bdf并保存。7）选择目标器件并对相应的引脚进行锁定。8）将sled.bdf设置为顶层实体。对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。9）硬件连接、下载程序。五、实验程序module decl7s(d,seg);input3:0 d;output7:0seg;reg7:0 seg_r;assign seg = seg_r;alway

20、s (d)begincase(d)4h0:seg_r = 8hc0;4h1:seg_r = 8hf9;4h2:seg_r = 8ha4;4h3:seg_r = 8hb0;4h4:seg_r = 8h99;4h5:seg_r = 8h92;4h6:seg_r = 8h82;4h7:seg_r = 8hf8;4h8:seg_r = 8h80;4h9:seg_r = 8h90;4ha:seg_r = 8h88;4hb:seg_r = 8h83;4hc:seg_r = 8hc6;4hd:seg_r = 8ha1;4he:seg_r = 8h86;4hf:seg_r = 8h8e;endcaseende

21、ndmodule六、结果分析下载后，观察数码管，8个数码管循环显示00000000FFFFFFFF，本实验用共阳极数码管，某个段输出低电平0，则相应段就亮。可修改程序中4h0：seg_r等式右边数值，显示其他字母符号，如seg_r=8h89则输出HHHHHHHH实验五 动态数码管显示实验一、实验目的学习动态扫描显示的原理与电路的设计。二、实验容本实验的容是建立数码管动态扫描显示模块，具体容如下：1）在实验箱上完成LED数码管的动态显示“1-8”8个数字。2）放慢扫描速度演示动态显示的原理过程。三、实验原理8个数码管，其中每个数码管的8个段：a、b、c、d、e、f、g、h都分别连到seg0-se

22、g7，8个数码管分别由8个连通信号dig0-dig7来选择。被选通的数码管显示数据，其余关闭。如果希望8个数码管显示希望的数据，就必须使得8个选通信号dig0-dig7分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数据管上显示的数据，于是随着选通信号的扫描就能实现扫描显示的目的。虽然每次只有一个LED显示，但只要扫描显示速率够快，由于人的视觉余辉效应，使我们仍然会感觉所有的数码管都在同时显示。四、实验步骤1）启动QuartusII建立一个空白工程，然后命名为dled.qpf（具体步骤参见实验一）。2）新建Verilog HDL源程序文件scan_led.v，输入程序代码并保存，进行

23、综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。3）从设计文件创建模块，由scan_led.v生成名为scan_led.bsf的模块符号文件。4）将光盘中EDA_Component目录下的int_div.bsf和int_div.v拷贝到工程目录。5）添加常量兆功能模块。6）新建图形设计文件命名为dled.bdf并保存。7）选择目标器件并对相应的引脚进行锁定。将dled.bdf设置为顶层实体。对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。硬件连接、下载程序。8)观察LED数码管上的数字是否为“12345678”，然后把分频模块的参

24、数改为F_DIV_WIDTH：25，再重新编译下载，观察这次LED数码管上的显示数据，可以看到数据“12345678”动起来了，这正是动态扫描的方法和过程。五、实验程序module scan_led(clk_1k,d,dig,seg);input clk_1k;input31:0 d;output7:0dig;output7:0 seg;reg7:0 seg_r;reg7:0 dig_r;reg3:0 disp_dat;reg2:0count;assign dig = dig_r;assign seg = seg_r;always (posedge clk_1k) begincount = c

25、ount + 1b1;endalways (posedge clk_1k) begincase(count)3d0:disp_dat = d31:28;3d1:disp_dat = d27:24;3d2:disp_dat = d23:20;3d3:disp_dat = d19:16;3d4:disp_dat = d15:12;3d5:disp_dat = d11:8;3d6:disp_dat = d7:4;3d7:disp_dat = d3:0;endcasecase(count)3d0:dig_r = 8b01111111;3d1:dig_r = 8b10111111;3d2:dig_r =

26、 8b11011111;3d3:dig_r = 8b11101111;3d4:dig_r = 8b11110111;3d5:dig_r = 8b11111011;3d6:dig_r = 8b11111101;3d7:dig_r = 8b11111110;endcaseendalways (disp_dat)begincase(disp_dat)4h0:seg_r = 8hc0;4h1:seg_r = 8hf9;4h2:seg_r = 8ha4;4h3:seg_r = 8hb0;4h4:seg_r = 8h99;4h5:seg_r = 8h92;4h6:seg_r = 8h82;4h7:seg_

27、r = 8hf8;4h8:seg_r = 8h80;4h9:seg_r = 8h90;4ha:seg_r = 8h88;4hb:seg_r = 8h83;4hc:seg_r = 8hc6;4hd:seg_r = 8ha1;4he:seg_r = 8h86;4hf:seg_r = 8h8e;endcaseendendmodule六、结果分析程序下载后观察数码管现实的数字为12345678，一直显示无变化，无变动实际上18个数在依次显示且不断循环，因为频率高扫描速度快，人眼感觉不到，感觉所有数码管都在同时显示。修改分频模块的参数F_DIV:48000000,F_DIV_WIDTH:26,重新编译下

28、载观察数码管，则可以看到“12345678”，八个数字依次轮流显示每次值有1个数码管显示其余不显示。可以看到当分频达到1KHz左右时人眼就感觉不到数码管的闪烁，给人一种静态显示的错觉，“眼见未必是真”。实验十 数控分频器的设计一、实验目的学习数控分频器的设计，分析和测试方法。二、实验容在实验箱上实现数控分频器的设计，在clk输入64khz的频率信号（由int_div模块分频得到）或更高；输出Fout接蜂鸣器，由KEY1/KEY2控制8位预置数并在数码管1-2上显示。三、实验原理数控分频器的功能就是当输入端输入不同的数据时，产生不同的分频比，从而产生不同的频率值，本例是用计数值可并行预置的加法计

29、数器设计完成，方法是将计数溢出位与预置数加载输入信号相接即可。四、实验步骤1）启动QuartusII建立一个空白工程，然后命名为dvf.qpf。2）将pulse.v、key_led.v、int_div.v文件加入工程。3）新建Verilog HDL源程序文件dvf.v，设置dvf.v为顶层文件，并保存。4）分配引脚，将未使用的管教设置为三态输入。5）对该工程文件进行全程编译处理。6）下载程序到FPGA器件，按下键KEY1，KEY2，观察数码管，听蜂鸣器声音有何变化。五、实验程序module dvf (clock,key,fout,seg,dig);input clock;input 7:0ke

30、y;output fout;output 7:0seg,dig;wire a;wire 15:0b;int_div U1 (.clock(clock),.clk_out(a);pulse U2 (.clk(a),.data(b15:8),.fout(fout);key_ledU3 (.clock(clock),.key(key),.hex(b),.seg(seg),.dig(dig);endmodule六、结果分析程序下载后，蜂鸣器发出声音，数码管1，2显示数字，按下key1、key2，数码管1、2的数值改变，均在0f围。对应不同的显示数值蜂鸣器声音频率随数值变化。实验十一 8位十进制频率计的

31、设计一、实验目的设计8位十进制频率计，学习较复杂的数字系统设计方法。学习verilog HDL编程例化语句的使用。二、实验容在实验箱上实现8位二进制频率计的设计被测信号从freq_input引脚输入，经过检测后测得的频率值用数码管1-8显示。被测得频率信号由测频模块部产生并输出到外部引脚。三、实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1s计数结束后，计数值锁入锁存器，并为下一测频计数周期做准备的计数器清零。计数器由八个十进制计数器级联组成。四、实验步骤1）启动Quartus II新建一个工程，命名为freqtest.qpf并加入

32、freqtest.v、t10.v、send_led.v文件；2）分配引脚，将未使用的管脚设为三态输入；3）设freqtest.v为顶层文件，对该工程进行全程编译处理；4）下载程序列FGPA器件中，拿出连接线将输出的频率信号引脚接到测频输入端，观察数码管显示的数值。五、实验程序module freqtest(clock,freq_input,dig,seg,test);input clock;/系统时钟input freq_input; /被测信号输入 output7:0dig;/数码管选择输出引脚output7:0 seg;/数码管段输出引脚output9:0 test;/输出频率信号，用于测

33、试reg 25:0 counter; /时钟分频计数器reg 31:0 freq_result; /频率测量结果寄存器reg 31:0 pre_freq; /脉冲计数寄存器regrst;wire divide_clk;/1Hz闸门信号wire clk_scan;/数码管扫描显示时钟wire cout1,cout2,cout3,cout4,cout5,cout6,cout7;assign clk_scan = counter15;/动态扫描时钟assign test = counter9:0;/输出频率信号，用于测试always (posedge clock) beginif (divide_c

34、lk) counter = 26d0; else counter = 26d48000000);always (posedge clock) beginif(divide_clk)freq_result = pre_freq;endalways (posedge clock) beginif(divide_clk)rst = 1b1;elserst = 1b0;endcnt10 u1(.clock(freq_input),.rst(rst),.cin(1b1),.cout(cout1),.dout(pre_freq3:0);cnt10 u2(.clock(freq_input),.rst(rs

35、t),.cin(cout1),.cout(cout2),.dout(pre_freq7:4);cnt10u3(.clock(freq_input),.rst(rst),.cin(cout2),.cout(cout3),.dout(pre_freq11:8);cnt10 u4(.clock(freq_input),.rst(rst),.cin(cout3),.cout(cout4),.dout(pre_freq15:12);cnt10 u5(.clock(freq_input),.rst(rst),.cin(cout4),.cout(cout5),.dout(pre_freq19:16);cnt

36、10 u6(.clock(freq_input),.rst(rst),.cin(cout5),.cout(cout6),.dout(pre_freq23:20);cnt10 u7(.clock(freq_input),.rst(rst),.cin(cout6),.cout(cout7),.dout(pre_freq27:24);cnt10 u8(.clock(freq_input),.rst(rst),.cin(cout7),.cout(),.dout(pre_freq31:28);scan_led u9(.clk_1k(clk_scan),.d(freq_result),.dig(dig),

37、.seg(seg);endmodule六、结果分析输出引脚对应的频率值引脚 频率值/Hz20 2400000021 1200000023 600000039 300000041 150000042 75000043 37500044 18750045 9375046 46875实验十四 硬件的乐曲自动演奏电路设计一、实验目的学习利用蜂鸣器和按键设计硬件演奏电路二、实验容在实验箱上实现友谊天长地久乐曲演奏三、实验原理在试验箱中设置一个状态机，每250ms改变一个状态（即一个节拍），组成乐曲的每个音符的频率值（音调）相对应于状态机的每一个状态。只要让状态机的状态顺序转换，就可以自动播放音乐了。四、实验步骤1）在quantusII中建立一个工程项目文件song.qpf并在该项目下建立一个verilog HDL源程序文件song.v2）分配引脚，未使用的管脚设为三态输入。3）对该工程文件进行编译处理。4）下载程序序列到FPGA器件中。五、结果分析程序下载后，可以听到友谊天长地久乐曲开始演奏。